[发明专利]于低介电系数介电层上形成孔洞的方法

说明书

技术领域

本发明涉及一种半导体元件的制作方法，特别是涉及一种利用多晶硅罩幕，在一低介电系数介电层上形成一孔洞的方法。

背景技术

为了反应极大型尺寸集成半导体元件的接线技术在高密度及效能上逐步性的需求，在相互连接的技术上必须有所改变。因为这种逐步性的需求会使互相连接的图样越来越难达到低电阻电容值(RC)的要求，特别是因为小型化目的所使用的具有高外观比(aspect ratio)的次微米通孔接点(sub-micron via contact)以及沟渠。

习知的半导体元件一般会包含有一半导体基材，正常为经掺杂的单晶硅，以及多个连续形成的介电层及传导图样。一个形成后的集成电路会容纳多个传导图样，这些传导图样会再包含为线间间隔(inter-wiring spacing)所分隔的多条传导线。一般而言，这些位于不同阶层上(例如较上方或较下方的阶层)的传导图样会透过充满在通孔中的传导栓塞互相电性连接，其中充满于一接触洞的一传导栓塞会在一半导体基材上与一主动区域(如一源极/漏极区域)建立起电性接触。这些传导线会被形成于多个沟渠中，而这些沟渠一般会实质性地朝半导体基材的方向延伸。在元件的几何外观已被缩减至次微米程度的今天，半导体晶片普遍会包含有五层或更多的金属化层。

一般来说，充满于通孔中的传导栓塞的制作制程会包含沉积一介电间层于包含有至少一传导图样的一传导层上，利用习知微影及蚀刻技术于介电层中形成一孔洞，以及在此一孔洞中填充传导材料，如钨。突出于介电层表面上的传导材料一般会为化学机械研磨(chemical mechanical polishing，CMP)所移除。一般为人所知的制作方法有金属镶嵌法(damascene)，而此方法基本上会包含形成一孔洞于介电间层之中以及使用金属填充此孔洞。双金属镶嵌法(dual damascene)包含在与一较高沟渠段通连的路径上，形成具有一较低接点或通孔段的一孔洞，其中会利用传导材料(一般为金属)填充此孔洞以同时形成一传导栓塞及具有传导线的电性接点。

为了能改善晶片的操作效率，利用低介电系数(low k)介电材料来取代具有较高介电系数的介电材料的研究已在增加当中。利用降低使用于金属互连层的介电层的整体介电系数，可以降低晶片的电阻电容值以及增加晶片的效能。然而，如苯环丁烯(benzocyclobutene，BCB)、含氢硅酸盐(hydrogensilsesquioxane，HSQ)及掺氟二氧化硅(SiOF)等一般的低介电常数材料，常常较传统例如氧化硅等较高介电系数材料难处理。举例而言，在图刻一阶层之后，用以移除光阻材料的制程中，容易损坏低介电系数材料。因此，当利用一光阻罩幕在一低介电系数介电层上形成一特征(如沟渠或通孔)并移除此光阻罩幕后，该特征亦有可能被损坏。

将低介电系数材料加入应用后，还会产生的其他如通孔污染及阻障残渣等问题。举例而言，通孔污染的问题可能会发生在于低介电系数介电层中形成一通孔，以及用以形成沟渠罩幕的光阻的形成及图刻等步骤之后。通孔污染可能会于通孔的顶部引起蘑菇状阻障的生成，而阻障残渣可能会出现于罩幕孔洞中的介电层表面上。图1绘示了一个相关例子，一基材10(可能是如铜一般的传导材料)为一底部蚀刻终止层(bottom etch-stop layer)12(例如其材质可为氮化硅)所覆盖，在底部蚀刻终止层12上形成有低介电系数介电层14，一覆盖层16(例如其材质可为氧化硅)覆盖于低介电系数介电层14之上。在执行了光阻材料18的沉积及图刻作业之后，由于通孔污染的现象，出现了一蘑菇外形22。一般是认为在光阻的沉积及图刻作业中，会自低介电系数介电层14中排放出气体，因而在沟渠图样孔洞26中产生了蘑菇特征22及阻障残渣24。

气体的排放阻止了光阻正常地进入通孔20之中，因此这些阻障便转而堆积在通孔20的顶部。气体排放的问题在晶圆上造成非正常拓扑(topology)的产生。位于通孔20的光阻会变成具有很厚的厚度并难以被图刻，使得当欲图刻及暴露该部分时，该部分无法被正常地暴露出来。

在先进的点65纳米(nm)及其往后的技术中，会面临到两个与低介电系数介电材料的问题有关的技术上的挑战。其中之一是193纳米的光阻对电浆相当敏感，光阻的厚度若不足时则会在微影及蚀刻之间难以达到较佳的外观控制。另一问题是在去除作业时电浆所造成的破坏，会使整体的介电系数上升，为了与被影响区域尺寸相容的特征而使用低介电系数材料取代氧化硅所能达成的异效应亦因此而丧失。