[发明专利]线路组件

说明书

技术领域

本发明涉及一种线路组件结构，特别是关于一种可以在芯片上进行双打线制程的芯片结构。

背景技术

近年来，随着半导体制程技术的不断成熟与发展，各种高效能的电子产品不断推陈出新，而集成电路(Integrated Circuit，IC)组件的积集度(integration)也不断提高。在集成电路组件的封装制程中，集成电路封装(IC packaging)扮演着相当重要的角色，而集成电路封装型态可大致区分为打线接合封装(Wire BondingPackage，WB)、贴带自动接合封装(Tape Automatic Bonding，TAB)与覆晶接合(F1ipChip，FC)等型式，且每种封装形式均具有其特殊性与应用领域。

然而当集成电路的尺寸更进一步的小型化时，集成电路上的金属连接结构连接至其它的电路或系统时，在电路性能方面将逐渐会变成不利的冲击，尤其是金属连接结构的寄生电容与电阻增加时，将会严重地降低芯片工作性能，比如当金属内联机的寄生电容(parasitic capacitance)与电阻增加，将意味着芯片效能的下降。其中，最值得关切的是沿着电源总线(power buses)与接地总线(ground buses)之间的压降(voltage drop)，以及关键讯号路径的电阻电容延迟(RC delay)。为了降低电阻，若是使用宽金属线，将导致这些宽金属线的寄生电容升高。

有鉴于此，本发明是针对上述的问题，提出一种线路组件的制程及其结构，有效克服现有技术的困扰。

发明内容

本发明的主要目的，是在提供一种线路组件，利用重配置线路(RDL)的方式，使芯片在叠设时以最大重叠面积重叠，进而使整体体积缩小。

本发明的另一目的，是在提供一种线路组件，利用聚合物凸块取代现有的金属凸块，以大幅减少材料成本。

为实现上述目的，本发明采用的技术方案包括：

一种线路组件，其特征在于，包括：一半导体基底，所述的半导体基底具有至少一金属接垫；一保护层，位于所述的半导体基底上，所述的保护层具有至少一开口暴露出所述的金属接垫；一聚合物凸块，位于所述的保护层上；以及一金属层，位于所述的保护层、所述的聚合物凸块与所述的金属接垫上，所述的金属层包覆所述的聚合物凸块的至少二表面，经由位于所述的聚合物凸块上的所述的金属层连接至一外界电路。

为实现上述目的，本发明采用的技术方案还包括：

一种线路组件，其特征在于：包括：一半导体基底，所述的半导体基底具有至少一第一金属接垫与一第二金属接垫；一保护层，位于所述的半导体基底上，所述的保护层具有至少二开口暴露出所述的第一金属接垫与所述的第二金属接垫；一聚合物凸块，位于所述的保护层上；一第一金属层，位于所述的保护层、所述的聚合物凸块与所述的第一金属接垫上，所述的第一金属层包覆所述的聚合物凸块的至少二表面，所述的第一金属层包括一接合接垫位于所述的聚合物凸块上；一第二金属层，位于所述的保护层上并连接至所述的第二金属接垫，所述的第二金属层包括一打线接垫；以及一打线导线，位于所述的打线接垫上并连接至一第一外界电路。

与现有技术相比较，本发明具有的有益效果是：不仅整体体积缩小，而且减少材料成本。

附图说明

图1a至图1d为本发明形成细联机结构与保护层的示意图；

图2a至图2p为本发明第一实施例的第1实施方式的示意图；

图3a至图3m为本发明第一实施例的第2实施方式的示意图；

图4a至图4c为本发明第一实施例的第3实施方式的示意图；

图5a至图5k为本发明第二实施例的第1实施方式的示意图；

图6a至图6j为本发明第二实施例的第2实施方式的示意图；

图7a至图7b为本发明第二实施例的第3实施方式的示意图；

图8a至图8k为本发明第二实施例的第4实施方式的示意图；

图9a至图9g为本发明第二实施例的第5实施方式的示意图；

图10a至图10h为本发明第二实施例的第6实施方式的示意图。