[发明专利]用于控制存储器接口的设备和方法

说明书

相关专利申请的交叉引用

本申请要求于2006年10月30在韩国知识产权局提交的韩国专利申请第10-2006-0105631号的权益，以及于2006年9月20日在美国专利和商标局提交美国临时专利申请No.60/845774的权益，通过引用将其全部内容合并在此。

技术领域

与本发明一致的设备和方法涉及控制存储器接口，特别地，涉及控制存储器接口来增加存储器接口中的数据传送带宽。

背景技术

近来，大多数数字装置使用便宜的同步动态随即存取存储器(SDRAM)作为主数据存储单元。根据每个SDRAM时钟脉冲的数据率，将SDRAM分为单数据率(SDR)SDRAM和双数据率(DDR)SDRAM。在SDR SDRAM和DDR SDRAM二者中，与时钟信号同步地写入或读取数据。在芯片级系统(system-on-chip，SOC)中的常规SDRAM控制器通过将SDRAM时钟与系统总线时钟同步，也就是通过使用具有相同频率的时钟处理输入和输出。

图1是用于控制SDRAM接口100的常规设备的方框图。参照图1，多个主模块103和SDRAM控制器102连接到系统总线104，并且SDRAM 101连接到SDRAM控制器102。响应于系统总线时钟信号经由系统总线104从主模块103向SDRAM控制器102传送或接收数据。SDRAM时钟信号与系统总线时钟信号同步处理SDRAM控制器102和SDRAM 101之间的数据输入/输出。将SDRAM时钟信号施加到SDRAM 101以便在SDR控制器102和SDRAM 101之间传送数据。

图2图解常规SDRAM控制器202的时钟信号和数据传送/接收路径。参照图2，将从系统总线201传送到SDRAM控制器202的系统总线时钟信号经由缓冲器203输入到SDRAM。响应于系统总线时钟信号将写入数据通过缓冲器204写入到SDRAM中。响应于系统总线时钟信号将数据选通(datastrobe)信号DQS通过缓冲器206输出到SDRAM。该数据选通信号DQS还被90°/180°移位延迟(shift delay)单元207进行90°/180°移位延迟。以如下方式读取存储在SDRAM中的数据：所述读取数据被经90°/180°移位延迟的数据选通信号锁定并被发送到触发器(flip flop)205。与系统总线时钟信号同步将SDRAM的读取数据传送到SDRAM控制器202，因此与系统总线时钟信号同步操作的SDRAM控制器202可以轻松地遵循用于控制SDRAM接口的设备的内部定时。因此，在数据输入/输出定时方面上，很容易设计SDRAM控制器，因此广泛使用SDRAM控制器。

图3是常规DDR SDRAM的数据写入操作的定时图。参照图3，因为系统总线时钟信号和SDRAM时钟信号CK具有相同的频率，因此以与系统总线时钟信号相同的频率将数据DQ输入到SDRAM或从SDRAM输出。

然后，为了升高用于在SDRAM控制器和SDRAM之间传输数据的SDRAM时钟信号的频率，以升高数据传送率，必须升高连接到系统总线的主模块的操作频率。因此，很难或不可能设计用于控制SDRAM接口的设备。

虽然近来已经开发了诸如DDR2SDRAM、DDR3SDRAM和RambusDRAM之类的高速存储器，而且其形成提高系统性能的基础，但是必须升高系统总线时钟信号的频率，以便使用具有较高时钟频率的SDRAM。因此，存在对于中低价SOC使用SDRAM的限制，这是因为针对芯片尺寸的过大开销、高功耗以及制造成本的增加。

发明内容

本发明提供用于控制存储器接口的设备和方法，其将具有高于系统总线时钟信号的频率的存储器时钟信号施加到存储器来获得较高的数据传送带宽，而其具有关于制造常规SOC相同的成本和努力。

根据本发明的一个方面，提供用于控制存储器接口的设备，包括存储器控制器，用于控制存储器；和时钟产生器，其连接到存储器控制器，并且将系统总线时钟信号和存储器时钟信号施加到存储器控制器。存储器控制器将具有高于系统总线时钟信号的频率的频率的存储器时钟信号施加到存储器。

存储器可以是SDRAM，该SDRAM是SDR SDRAM、DDR SDRAM、DDR2SDRAM、DDR3SDRAM和Rambus SDRAM中的一种。

存储器时钟信号的频率可以对应于系统总线时钟信号的频率的整数倍。

存储器控制器可以包括第一先进先出(FIFO)存储器，其响应于系统总线时钟信号缓冲从系统总线接收到的写入数据，并且响应于存储器时钟信号将写入数据输出到存储器。