[发明专利]内连线结构以及形成内连线结构的方法

说明书

技术领域

本发明涉及集成电路，且特别涉及集成电路的内连线结构及其形成方法。

背景技术

因工艺技术的进步，缩小了每个元件的表面积与尺寸，同样也缩小了连接元件间的内连线结构，使得集成电路上的元件数目增加。然而为了维持最小的电流负荷量，一般并无法将线宽及线距的缩小比例应用于内连线厚度。因此内连线的实际厚度常比缩小比例的线宽来得厚。

相邻的内连线会形成寄生电容器。电容器的电极板面积为导线长度与其厚度的乘积。此电容器的电容与电容器极板的面积与极板间介电层的介电常数成正比，且与电极板的间距(导线至导线间隔)成反比。因此当缩小集成电路尺寸时，导线至导线的间隔也会降低。此外，随着元件数目增加，所需要的导线数目也增加，造成导线至导线间的电容增加。于一些高速电路中，此互连电容(interconnect capacitance)可能成为集成电路速度的限制因子。因此业界亟需减低互连电容。

由于电容与介电常数成正比，内连线周围材料的介电常数为影响互连电容的重要参数之一。因此为了减低内连线结构的电容，低介电常数的材料已被广泛使用。然而目前已发现使用此种低介电常数材料常会发生一些问题。

图1显示典型的内连线结构，金属导线2形成于低介电常数介电层4中。盖层6形成于低介电常数介电层4与金属导线2之上。目前已发现金属导线2与盖层6的交界处8在电性上较不稳定。由于金属导线中的不同的电压，金属导线间可能会产生漏电流，而造成电迁移现象(electrical migration)。于金属导线2内的铜因此沿着交界处8扩散。于是影响了集成电路的可靠度，且缩短平均故障间隔时间(Mean Time to Failure，MTTF)。

因此目前业界亟需内连线结构，其可结合低介电常数介电材料降低电容的好处并同时避免现有技术的缺点。

发明内容

本发明提供一种形成内连线结构的方法，包括：提供衬底；形成介电层于所述衬底之上；执行第一缩小工艺，其中所述介电层缩小且具有第一缩小率；于执行第一缩小工艺之后，形成导电结构于所述介电层中；以及于形成导电结构之后，执行第二缩小工艺，其中所述介电层实质上缩小且具有第二缩小率。

根据本发明的形成内连线结构的方法，其中所述第一与第二缩小率约为5-20％。

根据本发明的形成内连线结构的方法，其中所述第一缩小率约为第一与第二缩小率总和的5-20％。

根据本发明的形成内连线结构的方法，其中所述第一与第二缩小工艺包括紫外线固化、电子束固化或热固化。

根据本发明的形成内连线结构的方法，其中所述第一与第二缩小工艺包括波长小于约365nm的紫外线固化。

根据本发明的形成内连线结构的方法，其中所述介电层的介电常数小于约3.2。

根据本发明的形成内连线结构的方法，其中于形成所述导电结构之后，还包括选择性移除所述介电层的顶端部分。

本发明另提供一种形成内连线结构的方法，包括：提供衬底；形成介电层于所述衬底之上，其中所述介电层的介电常数低于约3.5；形成开口于所述介电层中；用金属材料填满所述开口以形成金属结构；以及于用金属材料填满所述开口之后，对所述介电层执行缩小处理，其中所述介电层的上表面具有弯曲部分，而所述弯曲部分位于所述金属结构与邻近的金属结构之间，且所述弯曲部分的边缘部分高于中央部分。

根据本发明的形成内连线结构的方法，其中于填满所述开口之前，还包括对所述介电层执行额外的处理。

根据本发明的形成内连线结构的方法，其中所述缩小处理与所述额外的处理包括波长小于约365nm的紫外线固化。

根据本发明的形成内连线结构的方法，其中当所述金属结构与所述邻近的金属结构间的间隔小于约0.3μm且所述弯曲部分的水平长度小于约1500时，则所述弯曲部分的高度与水平长度的比值大于约0.14。

根据本发明的形成内连线结构的方法，其中所述比值大于约0.2。

根据本发明的形成内连线结构的方法，其中于形成所述金属结构之后，还包括选择性移除所述介电层的顶端部分。

本发明又提供一种内连线结构，包括：衬底；介电层位于所述衬底之上；第一导体与第二导体于所述介电层中；蚀刻缓冲层位于所述介电层上且覆盖至少一部分的所述第一与第二导体；以及弯曲部分位于所述介电层与所述蚀刻缓冲层之间的交接处中，其中所述弯曲部分的边缘部分高于中央部分，且其中所述弯曲部分的高度与水平长度的比值大于约0.14。