[发明专利]动态同步化处理器时钟与总线时钟前缘的方法与系统

说明书

技术领域

本发明涉及一种计算机系统或系统单芯片(system-on-chip，SOC)装置内的处理器或微处理器，特别是涉及一种与处理器结合的电路，用以检测总线时钟的前缘(leading edge)，以动态将较高频率的处理器时钟与较低频率的总线时钟同步化。

背景技术

计算机系统通常会根据处理器的各种特性来宣传产品的效能，特别是处理器的内部时钟。一般来说，处理器时钟的频率会高于总线时钟的频率数倍之多，因此虽然处理器通常可以在如产品介绍宣称的快速时钟速度下进行操作，但是许多处理器的时钟对总线及外围装置来说都太快了。因此这些处理器只能以较低的接口总线速度与外围装置通讯，即使是在系统单芯片(system-on-chip，SOC)装置内，处理器在数据传输时也被限制在较低的时钟频率。

就时间的观点来看，如果处理器没有被告知较慢速的总线时钟的时间特性，则两种频率上的差距会导致问题。举例来说，有一处理器时钟以四倍于总线时钟的速度运作，在这种情形下处理器可以在一个总线时钟周期的四个作用边缘(active edge)中任何一个传输数据。然而总线会预期在处理器时钟和总线时钟同步化时，也就是当它们的作用边缘或前缘对齐时，才开始通讯。为了充分利用整个总线时钟周期，处理器应该在总线时钟周期的开头开始数据传输。如果时钟周期间的关系未被考虑到，则其它外围装置与总线通讯会产生时间上的问题，进而导致整个计算机系统操作减速，因此处理器在传输信息时与总线时钟的前缘同步化实为一待解决的课题。

为了掌握处理器时钟与总线时钟间对应的时间关系，处理器必须知道总线时钟的前缘的位置以进行同步化。一种传统的解决方法是在系统启始运作时测定总线时钟与处理器时钟的比例，之后在操作过程中维持这个比例运作下去。但是这个方法的缺陷是计算机系统会被局限于单一时钟比例，这使得时钟无法动态地调整以达到省电模或是增加效能的需求。

另一种同步化方法为在处理器中提供一个锁相回路(phased lockedloop，PLL)装置以持续不断的重新将处理器时钟对总线时钟同步化。锁相回路装置会收到一个用于总线时钟的低频信号，并由该低频信号产生一个用于处理器时钟的高频信号。锁相回路装置的缺点是，在这种结构设定下很难设计出一个有效率的锁相回路电路，另外锁相回路装置并不便宜，并且会在硅芯片上占掉一块相当大的区域。

第三种方法是提供一种中央时钟控制电路(centralized clock controlcircuit)以确定总线时钟边缘的位置。如图1所示的时钟系统10的方块图，时钟系统10可适用于系统单芯片装置上。时钟系统10包含中央时钟控制电路12，以产生用于处理器14的处理器时钟与用于外围装置16的总线时钟，总线时钟沿路径18送出，而处理器时钟沿路径20送出。另外中央时钟控制电路12还通过路径22送出一控制信号，控制信号被设定为指出哪个处理器时钟的边缘与总线时钟的下一个上升边缘结合。

在现实中，总线时钟与处理器时钟被分配到数千个目的地。由于难以实作单一输出装置来输出信号给这么大量的组件，因此会利用工业标准的时钟树插入工具(clock tree insertion tool)来产生时钟树24。时钟树24具有数个分支、分支下数个更小的分支、以及下方更多层的分支等等。分支会分往数千个触发器(flip-flop，未显示于图中)或其它串接而且靠时钟信号取得时钟输入的组件，每个分支都包含一个或多个缓冲器(buffer)以正确的将时钟信号输出给触发器或时钟树的其它终端节点。

然而，缓冲器会在中央时钟控制电路12到触发器之间造成延迟，因此时钟树24还要被设计成能平衡总线时钟与处理器时钟从中央时钟控制电路12输往外围装置的延迟误差，这些延迟误差被称为插入时间(insertiontime)。由路径18输入的总线时钟在通过路径26到达时钟树24的终端(leaf)节点时，会产生插入延迟(insertion-delayed)的总线时钟信号，同样的插入延迟的处理器时钟信号则会通过路径28到达时钟树24的终端节点。