[发明专利]无定型碳层的低温沉积方法

说明书

技术领域

本发明涉及集成电路的制造以及在衬底上沉积材料的工艺。更具体地，本发明涉及在衬底上沉积碳材料的低温工艺。

背景技术

集成电路已发展成可在单个芯片上包含数百万个晶体管、电容器和电阻器的复杂器件。芯片设计的发展一直需要更快的电路和更大的电路密度。对更快电路以及更大电路密度的需求给用于制造这样的集成电路的材料提出了相应的要求。具体地，随着集成电路元件的尺寸降至亚微米级，现在必须使用低电阻率的导电材料(例如铜)以及低介电常数的绝缘材料(介电常数小于约4)，以使这样的元件获得合适的电气性能。

对更大的集成电路密度的要求同样给集成电路元件制备中所用的工艺序列提出了要求。例如，在使用常规光刻技术的工艺序列中，在衬底上的材料层叠层上形成能量敏感阻挡层。将此能量敏感阻挡层暴露于图案，以形成光阻掩膜。然后，用蚀刻工艺将掩膜图案转移到叠层的一个或更多个材料层上。选择蚀刻工艺中所用的化学蚀刻剂，使其对叠层的材料层的蚀刻选择性大于对能量敏感阻挡掩膜的选择性。即，化学蚀刻剂蚀刻材料叠层的一个或更多个层的速率远大于蚀刻能量敏感阻挡层的速率。对叠层的一个或多个材料层的蚀刻选择性优于阻挡层的特性可以防止能量敏感阻挡层在图案转移完成之前被耗尽。因此，高选择性蚀刻剂保证了精确的图案转移。

随着图案尺寸减小，能量敏感阻挡层的厚度必须相应地减小以控制图案分辨率。在图案转移步骤中，由于受到化学蚀刻剂的侵蚀，这种薄阻挡层(例如，厚度小于约6000)并不足以掩蔽下方的材料层。在能量敏感阻挡层与下方的材料层之间，通常使用被称为硬掩膜的中间层(例如，氧氮化硅、碳化硅或碳膜)来促进图案转移，原因在于该中间层对化学蚀刻剂的阻挡能力更强。然而，目前的硬掩膜沉积工艺导致表面高度不均的结构中的阶梯覆盖不足和/或侧壁保护较差。衬底的不均匀表面上的硬掩膜的不良阶梯覆盖和/或非均匀侧壁保护，使得随着图案密度不断减小，成功转移图案越来越难。

如果图案的预蚀刻临界尺寸(CD)在光刻后不符合要求，则可以进行重制工艺，从衬底移除阻挡层并用新的阻挡层对衬底重新进行图案化。在重制工艺过程中，下方的层(例如硬掩膜层)的表面可能会被用于去除阻挡掩膜的蚀刻剂侵蚀，从而减小硬掩膜厚度或待底切(undercut)的硬掩膜分布。重制工艺引起的硬掩膜厚度损失或底切分布改变了在硬掩膜层上形成的新的阻挡层的均匀性和/或阶梯覆盖，因而导致期望图案到膜叠层的转移不精确，这会对用于形成互连的后续工艺产生负面影响，并且不利地影响器件的综合电气性能。

因此，本领域中需要一种沉积硬掩膜层的改进方法。

发明内容

本发明提供了低温沉积无定型碳膜的方法。在一种实施方式中，所述方法包括：在处理室中提供衬底；使包含至少烃化合物和惰性气体的气体混合物流入所述处理室，其中所述烃化合物具有大于5个碳原子；保持所述衬底温度低于450℃；在所述衬底上沉积无定型碳膜。

在另一种实施方式中，所述方法包括：在处理室中提供衬底；使包含至少烃化合物和惰性气体的气体混合物流入所述处理室，其中所述烃化合物具有大于5个碳原子；保持所述衬底温度为约250-450℃；在所述衬底上沉积无定型碳膜。

在另一种实施方式中，所述方法包括：在处理室中提供具有图案化结构的衬底；使包含至少烃化合物和惰性气体的气体混合物流入所述处理室，其中所述烃化合物具有大子5个碳原子；保持所述衬底温度为约250-450℃；在所述衬底上沉积无定型碳膜，其中所述无定型碳膜的阶梯覆盖大于20％。

附图说明

为了实现上述本发明的各个方面以及详细理解本发明，以下通过参考附图所示的实施方式对本发明进行更具体的描述。

图1为可用于实施本发明的装置的示意图；

图2为根据本发明的一种实施方式的沉积工艺的流程图；

图3为包括作为硬掩膜层的无定型碳层的衬底结构的剖面示意图；

图4为用常规沉积工艺在其上沉积电介质层的衬底结构的剖面示意图。

为了便于理解，尽可能地用相同的附图标记表示相同的元件。应当理解，可将一种实施方式的元件和特征有利地结合到另一种实施方式中，而无需重述。

然而应当注意到，附图仅说明了本发明的典型实施方式，因而不应看作是对其范围的限制，本发明可容许其它等同有效的实施方式。

具体实施方式