[发明专利]制作高张力薄膜的方法及机台

说明书

技术领域

本发明涉及一种高张力薄膜的制作方法，尤其涉及一种于一应变硅金 属氧化物半导体晶体管(strained-silicon metal-oxide-semiconductor transistor) 上形成高张力薄膜的方法。

背景技术

随着半导体工艺线宽缩小至65纳米(nm)以下，以及元件微型化的发展， 如何改善元件效能，提升金属氧化物半导体(MOS)晶体管元件的载流子迁移 率与驱动电流，已成为半导体产业中的一大课题。而为达到提升MOS晶体 管速度，目前业界是已发展出“应变硅(strained-silicon)技术”，并将其视为 提高晶体管速度的主要途径。应变硅技术的主要原理是使栅极下方，亦即 沟道区(channel region)的硅晶格产生应变，降低电子移动时所受到的阻力， 使电荷在通过此应变的栅极沟道时移动力增加。

应变硅技术是大致分为两类，第一种是利用一高应力(high stress)薄膜 覆盖于MOS晶体管上来达成，例如多晶硅应力层(poly stressor)或接触洞蚀 刻停止层(contact etch stop layer，以下简称CESL)等；另一种则是直接利用 应变硅晶片作为基底或结合选择性外延成长(selective epitaxial growth，SEG) 工艺所进行元件的制作。其中，利用应力薄膜提升晶体管驱动电流的方法， 又可依据NMOS晶体管与PMOS晶体管特性需求的不同而分为：利用一高 张应力薄膜(high tensile stress film)来提供一伸张应力，进而拉大NMOS晶 体管下方的半导体基底内的晶格排列，以期改善NMOS元件的驱动电流 (drive current)的方法，以及利用一高压应力薄膜(high compressive stress film) 来提供一压缩应力，进而挤压PMOS晶体管下方的半导体基底内的晶格排 列，以期改善PMOS元件的效能的方法。

请参阅图1，图1是已知于NMOS晶体管表面制作一高张应力薄膜的 示意图。如图1所示，半导体基底10上设置有一NMOS晶体管12，其包 括有一栅极结构，而栅极结构包括有一栅极氧化层14，与一位于栅极氧化 层14上的栅极16。栅极16顶部是形成有一覆盖层(cap layer)18；而栅极结 构的侧壁则包括有一氧化物-氮化物-氧化物偏位间隙壁(ONO offset spacer) 20。此外，NMOS晶体管12另包括有一源极/漏极区域22；而环绕于NMOS 晶体管12的半导体基底10内设置有一浅沟隔离24。请继续参阅图1，NMOS 晶体管12的表面利用等离子体加强化学气相沉积方法(plasma-enhanced chemical vapor deposition，PECVD)形成一由氮化硅或氧化硅所组成的高张 应力薄膜26。

一般而言，目前65纳米工艺对于高张应力薄膜26的伸张应力状态至 少要求1.5GPa，而进入到45纳米工艺时，对其伸张应力状态的要求则到达 1.8GPa以上。然而以目前等离子体加强化学气相沉积方法所得到的高张应 力薄膜26仅可得到1.5GPa。因此目前业界是于形成高张应力薄膜26后进 行一快速热处理工艺(Rapid Thermal Processing，以下简称RTP)，利用一高 于1000℃的高温调整高张应力薄膜26的伸张应力状态。值得注意的是，由 于CESL工艺是于晶体管的栅极与源极/漏极表面已完成金属硅化层制作的 半导体基底上制作，需考虑金属硅化层的低热预算需求。为避免金属硅化 层毁损，需降低快速热处理工艺的温度，使得高张应力薄膜26调整后的伸 张应力状态低于目标值。也就是说，虽然RTP为一简便并可有效达到目标 伸张应力状态的方法，且施加于高张应力薄膜26后可获得较高应力值，但 该方法是受限于CESL工艺。

除此之外，已知技术亦提供另一紫外线硬化工艺，用以调整高张力薄 膜26伸张应力，该方法是利用一紫外线光源照射高张力薄膜26，利用光子 打断高张力薄膜26中硅-氢(Si-H)键与氮化硅-氢(SiN-H)键。也就是说，靠着 移除高张应力薄膜26中的氢，紫外线硬化工艺是使高张应力薄膜26产生 一不可逆的伸张应力，拉大NMOS晶体管12下方的半导体基底10内的晶 格排列，而氢移除量越多，高张应力薄膜26的伸张应力也越高。然而紫外 线硬化工艺所需时间较长，且其效率及效果是受限于高张应力薄膜26的厚 度。

发明内容