[发明专利]半导体器件及其制造方法

说明书

本申请是申请日为2004年8月4日、申请号为200410055997.7、发明名称为“半导体器件及其制造方法”的发明申请的分案申请。

技术领域

本发明涉及半导体器件及其制造方法，例如在具有槽栅结构的纵式MOSFET等中应用的半导体器件及其制造方法。

背景技术

在半导体衬底的主表面形成沟槽(Trench：槽)、并利用该沟槽形成栅电极的槽栅结构，例如应用于IGBT(Insulated Gate BipolarTransistor：绝缘栅双极晶体管)和纵式MOSFET(Metal OxideSemiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)等半导体器件中，主要用于电力等用途(例如参照专利文献1：日本特开2000-164869号公报说明书)。

与现有的DMOS(Double diffusion Metal Oxide Semiconductor：双扩散金属氧化物半导体)相比较，具有上述槽栅结构的纵式MOSFET的电流容量大、导通电阻低，故可期待芯片缩小而导致低成本化。再有，由于能得到几十伏特～几百伏特左右的耐压，所以正被广泛用于便携式终端和个人计算机等的开关电源等中。

但是，例如随着个人计算机等的CPU(Central Processing Unit)的高速化，有提供电力侧的电源系统自身也被期望高速化和高效率化的倾向。因此，特别是在DC/DC转换器电源电路等的输出级所使用的纵式MOSFET等中，伴随高速化而提高开关特性是重要的。

为了提高上述开关特性，特别需要降低导通电阻、栅漏间的反馈电容等。例如，上述导通电阻为100V以下的低耐压元件时，沟道电阻占元件的导通电阻中的比例变大，所以有变得越来越重要的倾向。

接着，以纵式MOSFET为例，说明现有的半导体器件的问题点。图30是表示现有的纵式MOSFET的主要部分的剖面结构图。如图30所示，沟槽14形成得深，其底部形成在n-型沟槽区11中。栅电极15埋入并形成在上述沟槽14的内部。因此，形成在n+型源区13和n-型漏区11之间的沟道长度增大，导通电阻增大。再有，由于栅电极15和n-型漏区11的对置面积增大，所以栅漏间的反馈电容增大，导通(ON)/关断(OFF)时的反射充电期间变长，存在不能高速开关的问题。因而，为了实现开关特性提高的半导体器件，优选降低导通电阻和栅漏间的反馈电容。

在上述现有的半导体器件及其制造方法中，存在开关特定低这样的问题。

发明内容

本发明是鉴于上述问题而提出的，其目的在于提供一种能提高开关特性的半导体器件及其制造方法。

本发明的一个形式涉及的半导体器件，其特征在于，包括：第1导电型的第1半导体层；第2导电型的第2半导体层，形成在上述第1半导体层上；第1导电型的第3半导体层，形成在上述第2半导体层中，与上述第1半导体层电分离；沟槽，从上述第3半导体层的表面贯通上述第3半导体层，深度至少到达上述第1半导体层的附近；第1绝缘膜，形成在上述沟槽的侧壁和底部；第1电极，至少一部分形成在上述沟槽内的上述第1绝缘膜上，与上述第1至第3半导体层电分离；及第1导电型的第4半导体层，设置在上述第1半导体层与上述第2半导体层的界面的上述沟槽附近，杂质浓度高于上述第1半导体层；上述第2半导体层的杂质浓度的分布具有上述第3半导体层与上述第2半导体层的界面附近的第1峰值、及在上述第2半导体层与上述第4半导体层的界面附近且低于上述第1峰值的第2峰值；由上述第1峰值决定阈值电压，由上述第2峰值决定上述第2半导体区域的掺杂量。

如果采用上述结构，则在第2半导体层和第1半导体层的界面附近有第2峰值。因此，沟槽形成得浅的情况下，也能提供维持耐压且开关特性提高的半导体器件。