[发明专利]半导体器件以及制造半导体器件的方法

说明书

技术领域

[0001]本发明涉及半导体器件，该半导体器件形成于具有不同表面晶向(即，混合晶向)的器件区域，并通过嵌入半导体基片内的导电连接器连接。更具体而言，本发明涉及互补金属氧化物半导体(CMOS)器件，例如具有混合沟道定向并通过嵌入在半导体基片内的导电连接器连接的n型沟道场效应晶体管(n-FETs)和p型沟道场效应晶体管(p-FETs)，以及制作上述CMOS器件的方法。

技术背景

[0002]对于单晶半导体材料，单晶材料的单元晶胞内的所有晶向和晶面可以通过被称为密勒指数的数学描述方法进行描述。一方面，密勒指数中的表示法[hkl]定义了晶向或定向，例如单晶硅立方单元晶胞内的[001]、[100]、[010]、[110]以及[111]方向。另一方面，通过密勒指数中的表示法(hkl)定义了单晶硅单元晶胞的晶面或晶体小平面，即与[hkl]方向垂直的特定晶面或小平面。例如，单晶硅单元晶胞的晶面(100)、(110)和(111)分别垂直于[100]、[110]和[111]方向。此外，由于单元晶胞在半导体晶体内是周期性的，存在着等效晶向和晶面的系或族。因此，密勒指数中的表示法<hkl>定义了一系或一族等效晶向或定向。例如，<100>方向包括等效晶向[100]、[010]和[001]；<110>方向包括等效晶向[110]、[011]、[101]、

[0003][-1-10]、[0-1-1]、[-10-1]、[-110]、[0-11]、[-101]、[1-10]、[01-1]和[10-1]；以及<lll>方向包括等效晶向[111]、[-111]、[1-11]和[11-1]。类似地，表示法{hkl}定义了分别与<hkl>方向垂直的一系或一族等效晶面或小晶面。例如，{100}平面包括分别与<100>方向垂直的等效晶面族。

[0004]在本半导体技术中，CMOS器件，例如n-FETs和p-FETs，通常制作于具有单一晶向的半导体晶片上。尤其是，大多数当今的半导体器件都是构建沿Si的{100}平面定向的在Si基片上的。

[0005]已经知道电子在Si的{100}晶面上具有高迁移率，而知道空穴在Si的{110}晶面上具有高迁移率。一方面，空穴在Si的{100}晶面上的迁移率值比在Si的{110}晶面上的空穴迁移率值大约小两倍。因此，形成于{110}Si晶面上的p-FETs会展示出显著高于形成于{100}Si晶面上的p-FETs的驱动电流。另一方面，与{100}Si晶面相比，Si的{110}晶面上的电子迁移率值被显著地降低。因此，{100}Si晶面更加适宜于形成n-FETs。

[0006]通常被称为混合定向技术(HOT)的用于形成具有不同表面晶向的不同器件区域的平面基片的方法，先前已经在，例如，美国专利申请公布号2005/0093104和2005/0256700中描述过。

[0007]图1A-1F说明了通常用于形成具有HOT基片的CMOS器件的处理步骤。具体而言，图1A显示了包括基座半导体基片层112的绝缘体上半导体(SOI)结构，该基座半导体基片层112具有第一表面晶向、埋入绝缘层114、以及具有第二、不同表面晶向的半导体器件层116。在SOI基片上沉积介电硬掩模层118。

[0008]随后，对介电硬掩模层118进行构图，接着用其选择性地除去底层半导体器件层116以及绝缘层114，从而形成延伸穿过层116和114并暴露基座半导体基片层112上表面的沟槽120。然后，在沟槽120的侧壁上形成介电分隔件122，如图1B所示。