[发明专利]一种协处理器

权利要求书

1.一种协处理器，其特征在于，所述协处理器包括：存储模块、地址产生模块、寄存器组模块、控制电路模块和计算模块；

所述存储模块通过内部地址总线与所述地址产生模块相连，通过外部地址总线、外部数据总线和外部控制总线与外部处理器相连，通过内部控制总线与所述控制电路模块相连，通过内部数据总线与所述计算模块相连，用于存储计算过程中的特征矢量、模型状态矢量和计算结果；

所述地址产生模块通过内部数据总线与所述寄存器组模块相连，通过内部控制总线与所述控制电路模块相连，用于在所述控制电路模块的作用下产生所述存储模块中存储的特征矢量和计算结果的地址；

所述寄存器组模块与所述存储模块统一编址，通过内部数据总线与所述计算模块相连，用于存储各个特征矢量和计算结果的起始地址；

所述控制电路模块的输入端通过内部数据总线与所述寄存器组模块的输出端相连，用于通过读所述寄存器组模块中的各个寄存器的内容进行计数器初始化控制、矢量乘累加控制和矢量乘乘累加控制；

所述计算模块与内部数据总线和内部控制总线相连，用于对所述存储模块中的特征矢量进行绝对值运算和乘乘加运算，并将计算的结果通过内部数据总线输出给所述存储模块。

2.如权利要求1所述的协处理器，其特征在于，所述存储模块包括：第一选择器、输入数据端口、第二选择器、地址端口、第三选择器、控制端口、输出数据端口和存储单元；

所述第一选择器与外部数据总线相连或内部数据总线相连；

所述输入数据端口通过所述第一选择器与外部数据总线或内部数据总线相连，用于将收到的数据写入所述存储单元；

所述第二选择器与外部地址总线或内部地址总线相连；

所述地址端口通过所述第二选择器与外部地址总线或内部地址总线相连，为所述存储单元中的数据提供对应的地址；

所述第三选择器与外部控制总线或内部控制总线相连；

所述控制端口通过所述第三选择器与外部控制总线或内部控制总线相连，控制所述存储单元的工作状态；

所述输出数据端口的输入端与所述存储单元相连，输出端分别与外部数据总线和内部数据总线相连，用于通过外部数据总线向外部处理器输入数据或通过内部数据总线向所述计算模块输入数据；

所述存储单元与所述输入数据端口、所述地址端口、所述控制端口和所述输出数据端口相连，用于存储特征矢量及计算结果。

3.如权利要求1所述的协处理器，其特征在于，所述地址产生模块包括：多个计数器和一个选择器；

所述多个计数器的输入端与内部数据总线相连，输出端与所述选择器相连，分别用于产生所述控制电路模块中的特征矢量的当前数据地址和产生所述计算模块的计算结果的地址；

所述选择器的输出端与内部地址总线相连，用于将所述多个计数器产生的地址输出给内部地址总线。

4.如权利要求1所述的协处理器，其特征在于，所述寄存器组模块包括：多个寄存器和译码器；

所述多个寄存器的输出端与内部数据总线相连，输入端与外部数据总线相连，分别用于存放不同待计算矢量的起始地址、保护溢出设置和计算方式设置；

所述译码器的输出端与所述多个寄存器的使能端相连，用于控制所述多个寄存器值的写入。

5.如权利要求1所述的协处理器，其特征在于，所述控制电路模块包括：计数器、电路开关、计数器初始化控制单元、矢量乘累积运算控制单元和马氏距离运算控制单元；

所述计数器为一向下计数器，与内部数据总线相连，用于根据所述寄存器组模块通过内部数据总线输出的设置状态控制循环计算的次数；

所述电路开关有两个输入端，所述两个输入端分别与所述计数器和内部数据总线相连，用于根据所述计数器的输出值或内部数据总线输入的所述寄存器组模块的状态值开通或关闭所述控制电路模块；

所述计数器初始化控制单元的输入端与所述电路开关的输出端和内部数据总线相连，用于当所述电路开关开通时，对所述计数器进行初始化控制，以及选通所述矢量乘累积运算控制单元或所述马氏距离运算控制单元；

所述矢量乘累积运算控制单元的输入端与所述计数器初始化控制单元的输出端相连，用于控制所述计算模块进行乘累加运算，并将最终计算结果输出；

所述马氏距离运算控制单元的输入端与所述计数器初始化控制单元的输出端相连，用于控制所述计算模块进行马氏距离运算，并将最终计算结果输出。