[发明专利]一种协处理器有效

专利信息
申请号: 200710118430.3 申请日: 2007-07-05
公开(公告)号: CN101082859A 公开(公告)日: 2007-12-05
发明(设计)人: 董明;梁维谦;李鹏;智强;刘润生 申请(专利权)人: 清华大学
主分类号: G06F7/52 分类号: G06F7/52;G10L15/14
代理公司: 北京三高永信知识产权代理有限责任公司 代理人: 何文彬
地址: 10008*** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 处理器
【说明书】:

技术领域

发明属于信息技术领域中超大规模集成电路SOC(System On Chip,片上系统)设计领域,特别涉及新一代嵌入式语音识别应用领域,尤其是一种基于HMM(Hidden Markov Models,隐含马尔可夫模型)的马氏距离计算和矢量乘累加运算的协处理器。

背景技术

嵌入式语音识别系统的研究一直是语音识别技术应用的重要的发展方向。它为移动式、小型化产品提供了良好的人机语音交互,如第三代智能化语言学习机、电话的语音拨号、mp3等娱乐产品的语音检索、车载的语音控制系统、智能玩具和家电语音遥控等。近几年来由于嵌入式MCU(Micro Controller Unit,微控制器)和DSP(Digital Signal Processor,数字信号处理器)处理性能的提高以及语音识别算法的改进;国内外已有嵌入式语音处理SOC实现,而且开始批量应用。但是高性能的语音识别算法是比较复杂的,现有芯片的识别性能,识别算法运算时间,功耗以及成本都不能很好地满足应用的需求。例如实现基于字词连续隐含马尔可夫模型(Hidden Markov Model,HMM)的中等词表识别任务,对16bit定点DSP(如TI的计数器2054系列)约需100MHz的时钟频率,对32bit的MCU芯片(如ARM9)约需200MHz的时钟频率,这些芯片的功耗大、成本高,难于在便携设备上普遍使用。

而硬件实现语音识别算法的速度很快,参见图1,将语音识别中的关键算法通过大规模集成电路作成语音识别关键运算模块来实现,将该语音识别关键运算模块作为协处理器,配合主控CPU工作或嵌入主控CPU中,这样可以使主控CPU在较低的时钟频率下完成语音识别处理的功能,进而降低功耗和成本。

参见图2,基于HMM的嵌入式语音识别算法包括三个基本步骤:

步骤11:对原始数字语音进行特征提取,得到语音特征矢量。如MFCC(Mel-FrequencyCeptral Coefficients,Mel频率倒谱系数)特征矢量;

步骤12:根据语音特征矢量与声学HMM模型计算输出概率;

步骤13:利用得到的输出概率矩阵对识别网络进行网络搜索得到最终的识别结果。

其中,计算输出概率的运算量将占到整个系统运算量的70%以上,而计算输出概率的运算又以马氏距离计算为主,即使对算法进行优化后,仍然占整个运算量的55%。

为达到实时处理语音识别系统,现有技术只能用DSP进行马氏距离的计算。由于DSP是针对通用计算的目标优化的,其针对马氏距离中的乘乘加基本运算不能高效处理,因此,应用大规模集成电路实现马氏距离计算芯片对提高嵌入式语音识别系统的性能至关重要。

发明内容

为了提高运算效率及降低运算成本,本发明提供了一种协处理器。所述技术方案如下:

一种协处理器,所述协处理器包括:存储模块、地址产生模块、寄存器组模块、控制电路模块和计算模块;

所述存储模块通过内部地址总线与所述地址产生模块相连,通过外部地址总线、外部数据总线和外部控制总线与外部处理器相连,通过内部控制总线与所述控制电路模块相连,通过内部数据总线与所述计算模块相连,用于存储计算过程中的特征矢量、模型状态矢量和计算结果;

所述地址产生模块通过内部数据总线与所述寄存器组模块相连,通过内部控制总线与所述控制电路模块相连,用于在所述控制电路模块的作用下产生所述存储模块中存储的特征矢量和计算结果的地址;

所述寄存器组模块与所述存储模块统一编址,通过内部数据总线与所述计算模块相连,用于存储各个特征矢量和计算结果的起始地址;

所述控制电路模块的输入端通过内部数据总线与所述寄存器组模块的输出端相连,用于通过读所述寄存器组模块中的各个寄存器的内容进行计数器初始化控制、矢量乘累加控制和矢量乘乘累加控制;

所述计算模块与内部数据总线和内部控制总线相连,用于对所述存储模块中的特征矢量进行绝对值运算和乘乘加运算,并将计算的结果通过内部数据总线输出给所述存储模块。

所述存储模块包括:第一选择器、输入数据端口、第二选择器、地址端口、第三选择器、控制端口、输出数据端口和存储单元;

所述第一选择器与外部数据总线相连或内部数据总线相连;

所述输入数据端口通过所述第一选择器与外部数据总线或内部数据总线相连,用于将收到的数据写入所述存储单元;

所述第二选择器与外部地址总线或内部地址总线相连;

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