[发明专利]一种高效通用的QC－LDPC码译码器及其译码方法

说明书

技术领域

本发明涉及数字通信系统中的纠错编码，尤其涉及一种纠错编码方式为QC-LDPC码的译码方法。

背景技术

数字信号在传输过程中由于受到噪声和干扰的影响会出现差错，在通信系统中一般采用纠错编码技术来保证可靠的传输。低密度校验(LDPC)码最早由Gallager提出，是一种校验矩阵非常稀疏的线性分组码，其校验矩阵中“1”的个数远小于“0”的个数。Mackay等人的进一步研究表明，LDPC码的性能在置信传播(Belief Propagation)译码算法下可以接近香农极限(Shannon Limit)，而译码复杂度远比Turbo码低，且具有较低的误码平台(Error Floor)。因此，LDPC码被认为是目前最有前途的纠错编码方式之一。

为了解决LDPC码编码复杂度较高的问题，近年来提出了一种具有准循环(Quasi Circulant)结构的LDPC码。QC-LDPC码的校验矩阵由若干子矩阵构成。这些子矩阵要么是一个全零子阵，要么是一个由单位矩阵循环移位得到的循环置换矩阵(Circulant PermutationMatrix)。更一般的，非全零子阵还可以由多个循环置换矩阵构成。QC-LDPC码可以采用简单的移位寄存器的方式进行编码，同时由于其校验矩阵结构的规律性，可以大量减少校验矩阵所需的存储空间，且有利于译码过程中数据的寻址。

LDPC码的译码过程是一种不断迭代的消息传递(MessagePassing)过程，一般包括如下4个步骤：

1、初始化：根据接收到的码元信号，计算各变量节点的初始信息。

2、校验节点更新：各校验节点根据与之相连的变量节点传递来的信息，计算新的校验节点信息，并传递给与之相连的变量节点。

3、变量节点更新：各变量节点根据与之相连的校验节点传递来的信息，计算新的变量节点信息。

4、奇偶校验：将新的变量节点信息代入校验方程进行奇偶校验。若所有校验方程均满足，则说明译码成功；若有校验方程不满足，则将新的变量节点信息再次传递给校验节点，重复步骤2和3，直至译码成功或达到最大迭代次数。

LDPC译码器通常采用专用的硬件电路来实现，通过并行的结构来提高译码吞吐量，然而其固定的结构很难满足对不同参数(码长、码率)和校验矩阵结构的LDPC码进行译码。采用软件的方法虽然可以实现LDPC译码器的通用性，但是对于复杂的信息处理尤其是校验节点更新将消耗大量的运算时间，很难实现高效的译码吞吐量。

发明内容

为此，本发明针对QC-LDPC码的结构，采用软件的方式，辅以硬件加速器，提出了一种高效通用的QC-LDPC码译码器，其包括：

通用处理器，用于根据QC-LDPC码校验矩阵的结构，对数据存储区进行空间分配，同时为数据的寻址建立索引，以及用于对所述译码过程进行控制，对各信息处理运算进行调度，并在译码过程中实现包括奇偶校验、校验节点更新、变量节点更新的信息处理运算中的部分；

数据存储区，用于存储所述译码过程中所需的信息，所述信息包括变量节点的初始信息、迭代过程中的校验节点信息和变量节点信息，针对QC-LDPC码校验矩阵准循环的特性，信息以块为单位进行存储；

硬件加速器，用于在译码过程中实现包括奇偶校验、校验节点更新、变量节点更新的信息处理运算中的部分或全部；

所述硬件加速器还包括：数据接口，用于对写入/读出数据的时序和格式进行适配；数据缓存器，用于存储信息处理过程中的中间变量；运算单元，用于完成对信息的运算处理；控制单元，用于对硬件加速器的运行过程进行控制。

本发明另一方面提出一种高效通用的QC-LDPC码译码方法，其包括以下步骤：

使用通用处理器、根据QC-LDPC码校验矩阵的结构、对数据存储区进行空间分配，同时为数据的寻址建立索引；

使用数据存储区存储所述译码过程中所需的信息，包括变量节点的初始信息、迭代过程中的校验节点信息和变量节点信息，针对QC-LDPC码校验矩阵准循环的特性，信息以块为单位进行存储；

对数据存储区进行初始化，然后由通用处理器或硬件加速器以行块为单位进行奇偶校验；

若所有行块的校验方程均满足，则判决输出，若有校验方程不满足，则在通用处理器的调度下，由通用处理器或硬件加速器以行块为单位进行校验节点更新以及以列块为单位进行变量节点更新；

通用处理器与硬件加速器之间信息以块为单位进行传输；

若已达到最大迭代次数，则判决输出，否则再次进入奇偶校验的步骤，开始新一次的迭代。