[发明专利]一种部分耗尽的SOI MOS晶体管的制备方法

说明书

技术领域

本发明属于半导体集成电路及其制造技术领域，尤其涉及一种部分耗尽的SOI MOS晶体管的制备方法。

背景技术

半导体集成电路的核心元件是硅基CMOS器件。集成电路产业的高速发展是以MOS晶体管的尺寸不断按比例缩小为基础的，其特征尺寸的不断缩小，不仅可以极大的提高集成电路的集成密度，还可以提高电路的性能。然而，随着MOSFET器件尺寸缩小到亚微米尺度，越来越趋近各种物理极限，传统的MOSFET器件结构遇到了越来越多的挑战。

绝缘体上的硅(SOI)结构有望替代传统的MOSFET器件用于亚50纳米的集成电路生产。SOI结构其不仅可以大幅度的降低寄生电容，并且特别适合于发展低压/低功耗应用，另外SOI器件还具有极佳的抗辐射能力。利用SOI结构发展起来的有两种器件，一种是部分耗尽的SOI器件，另一种是全耗尽的SOI器件。部分耗尽的SOI器件的沟道区硅膜足够厚，沟道耗尽区的宽度要小于硅膜的厚度，这种结构的器件优点是其设计和工作原理与传统的体硅MOSFET器件非常接近。但是其沟道区可能会由于过量空穴积累而出现衬底浮置效应，该效应可以导致器件的性能受到影响。全耗尽的SOI器件是一种薄硅膜的结构，其沟道区完全耗尽，由于沟道区被完全耗尽，因此降低了沟道区的电场，同时也降低了热载流子效应，其对器件短沟效应的抑制也十分有效。但是，当器件的栅长减小到二十纳米以后，硅膜的厚度只有几个纳米，这么小的膜厚工艺上很难控制，因此使得其难以走向实际的应用。

为了解决上述问题，发明人提供了一种部分耗尽的SOI MOS晶体管，申请了专利(CN1851930A)。该晶体管的特征是埋置绝缘层为凹形结构，沟道位于凹陷处，沟道区的上部(栅介质层下)轻掺杂或未掺杂，沟道区下部重掺杂。发明人在申请上述专利时，也提供了一种制备上述晶体管的方法，但该制备方法由于要用到外延工艺，制备成本高，且采用该方法所形成的埋置绝缘层的凹形结构被腐蚀时间控制，存在均匀性和重复性较差等问题。

发明内容

针对上述发明人提供的部分耗尽的SOI MOS晶体管，本发明的目的是提供一种制备该部分耗尽的SOI MOS晶体管的方法，该方法不但能够形成凹形结构的埋置绝缘层，而且凹形结构的形成是自对准的和自停止的，具有高度的均匀性和重复性。

本发明的上述目的是通过如下技术方案来实现的：

一种部分耗尽的SOI MOS晶体管的制备方法，包括以下步骤：

1)采用SOI结构的半导体晶片，其具有一层埋置绝缘层，一层未或轻掺杂的半导体薄膜，一半导体衬底，埋置绝缘层位于半导体薄膜和半导体衬底之间；

2)光刻、刻蚀半导体薄膜，形成有源区，然后生长栅介质层；

3)淀积栅电极层和牺牲介质层，光刻、刻蚀形成栅电极图形；

4)以栅电极图形为掩模，对源区、漏区进行反向梯度分布的离子注入掺杂，形成重掺杂区；

5)再次淀积牺牲介质层，回刻后在栅电极两侧形成侧墙，以形成的栅电极侧墙和顶部介质层为掩膜腐蚀掉两侧显露的栅介质层，使两侧半导体层表面露出；

6)腐蚀轻掺杂的半导体薄膜层表面部分，腐蚀到高掺杂区时停止；

7)选择腐蚀半导体薄膜层的高掺杂区，当到达轻掺杂区时腐蚀自然停止，形成直到栅电极边界处的空洞；

8)淀积绝缘介质，填充上述空洞，回刻去除表面的绝缘介质；

9)腐蚀掉栅电极两侧和顶部的牺牲介质层后再生长另一薄介质层；

10)离子注入掺杂源区、漏区和栅电极，并用倾斜离子注入方法掺杂沟道区的底部，然后回刻上述薄介质层以形成栅电极侧墙；

11)最后进入常规CMOS后道工序，包括硅淀积钝化层、开接触孔以及金属化，制得所述的部分耗尽SOI MOS晶体管。

上述的制备方法，所述步骤1)中埋置绝缘层上半导体薄膜可由一种半导体材料构成或两种半导体材料叠加构成。

上述的制备方法，所述步骤4)中的离子注入在半导体膜层为两种半导体薄膜的情况下，重掺杂区位于下层。

上述的制备方法，所述步骤4)中对源区、漏区进行反向梯度分布的离子注入掺杂，注入的杂质为BF₂，注入能量为20KeV-50KeV，注入剂量为(4～10)×10¹⁴cm^-2。