[发明专利]半导体结构

说明书

技术领域

本发明涉及一种半导体装置，且特别涉及一种垂直的双极性晶体管，且还特别涉及使用垂直的双极性体晶体管作为选择器，以感测存储器的状态。

背景技术

相变化技术是一种极具发展潜力的下一世代存储器制造技术。此技术是将硫族元素化合物(chalcogenide)半导体用于储存，其中硫族元素化合物半导体也称为相变化材料，具结晶态(crystalline state)与非结晶态(amorphousstate)。当处于结晶态时，此相变化材料具有低电阻率，而在非结晶态中，则具有高电阻率。一般而言，此相变化材料在非结晶态与结晶态的电阻比约大于1000，因此，相变化存储器装置在读取状态下甚少发生错误。此外，上述硫族元素化合物在特定温度范围内，可以是稳定的结晶态及非结晶态，且可通过电子脉冲在此两状态间前后调整。此外，一种存储器装置一般称为相变化随机存取存储器(phase change random access memory，PRAM)，其主要利用硫族元素半导体中的相变化来操作。另一方面，相变化存储器具有小尺寸的存储单元的优点，可用以形成高密度存储器。

改善PRAM装置的一个工程上的挑战，是需提供足够的编程(programming)电流，来完成上述可逆的相变化。传统上，使用金属氧化物半导体(MOS)装置作为PRAM装置的选择与编程的选择器(selector)。然而，一般而言，MOS装置具有相对较小的驱动电流，因而对其编程的可靠度会有负面的影响。因此，优选使用双极性结晶体管作为PRAM装置的选择与编程的选择器。

由于垂直的双极性结晶体管具有小尺寸与高扩充性(scalability)，所以可被用来当作选择器。图1显示传统的垂直PNP双极性结晶体管2，其形成于衬底12上。此外，垂直PNP双极性结晶体管2包含P型的集电极(collector)6、形成于集电极6上的N型的基极(base)8以及形成在基极8上的发射极(emitter)10。其中双极性结晶体管2被隔离结构4所围绕，此晶体管具有上表面14，且上表面14的高度等于或低于隔离结构4的上表面16。

上述垂直的双极性结晶体管2的缺点之一，就是在集成电路的微缩化的同时，也会降低隔离结构4的深度。因此，在45纳米及其以后的技术世代，此隔离结构的深度会太小，而无法容纳所有上述的发射极10、基极8以及集电极6。因而可能会发生严重的漏电流(leakage)。

因此，在现有技术中需要有一种垂直的双极性结晶体管，以利用其具有小尺寸与高扩充性的优点，同时可克服上述现有技术的缺点。

发明内容

为克服上述现有技术的缺点，本发明提供一种半导体结构，包括：衬底；隔离结构，在该半导体衬底中，其中该隔离结构于该半导体衬底中定义区域；第一半导体区，其至少一部分在通过该隔离结构所定义的该区域中，其中该第一半导体区具有第一导电型；第二半导体区，在第一半导体区上，其中该第二半导体区具有与第一导电型相反的第二导电型；以及具有第一导电型的第三半导体区，在该第二半导体区上，其中该第三半导体区的至少一部分高于该隔离结构的上表面。

上述半导体结构中，该第一导电型为P型，且该第二导电型为N型。

上述半导体结构还可包含：电阻感测型存储单元，实质上选自由相变化存储单元、自旋转移磁矩存储单元、磁性隧道结存储单元、穿隧磁阻存储单元及巨磁阻存储单元所组成的族群。

上述半导体结构中，该第一半导体区与该衬底掺杂相同杂质浓度的相同杂质。

上述半导体结构中，该第一半导体区具有上表面，该上表面实质上与该隔离结构的上表面齐平。

上述半导体结构中，该第一半导体区具有上表面，该上表面高于该隔离结构的上表面。

上述半导体结构中，该第一半导体区具有上表面，该上表面低于该隔离结构的上表面。

上述半导体结构中，该第二半导体区具有上表面，该上表面低于该隔离结构的上表面。

上述半导体结构还可包含：硅化区，在该第三半导体区上。

上述半导体结构中，该第一半导体区与该衬底之间可具有界面，该界面高于该隔离结构的下表面。

上述半导体结构中，该界面与该隔离结构的下表面之间具有垂直距离，该垂直距离不少于该隔离结构的深度的3/4。