[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，尤其涉及在同一半导体基板上包括MOS晶体管和电阻的半导体装置。

背景技术

目前，在同一半导体基板上混载有MOS晶体管和电阻的半导体装置的是公知的。作为利用这样的半导体装置的电路，已知地有荧光显示管的驱动电路。荧光显示管也被称为VFD(Vacuum Fluorescent Display)，是在真空容器内从阴极飞出的电子由栅电极(grid electrode)控制并且与阳极上的荧光体干涉而发光的元件。荧光显示管用作音频装置、时钟、电子计算机等的数字显示部。

为了使这样的荧光显示管发光，阳极和栅电极上必需高压，并且驱动电路的输出级一般如下构成。如图2所示，该驱动电路的输出级包括在输出端子Out和电源电压VDD之间连接的P沟道型MOS晶体管(以下称为PMOS)100、在PMOS 100的漏极侧和负电压供给端子101之间连接的下拉(pull down)电阻102。此外，PMOS 100的后栅极与电源电压VDD连接。输出端子Out与未图示的栅电极和阳极连接。

对PMOS 100的栅极施加未图示的理论电路的输出信号(驱动信号DRV)，由此来控制PMOS 100的导通/截止。并且通过PMOS 100的控制，向栅电极和阳极提供规定的电压(高电平和低电平)。电源电压VDD例如是约5V，负电压供给端子101提供-30～-40V左右的负电压。

接下来，参考图3说明PMOS 100的设备结构。图3(a)是POMS 100的平面图，图3(b)是沿图3(a)的Y-Y线的截面图。该PMOS 100构成为将多个MOS晶体管结构作为整体而形成一个耐高压的PMOS 100。

如图3(a)、(b)所示，在PMOS 100的形成区域中，在P型半导体基板105的表面上形成N型阱区域106，在该阱区域106上通过硅的局部氧化(ロコス，LOCOS(Local Oxidation of Silicon))法等形成元件分离绝缘膜107。此外，在没有形成元件分离绝缘膜107的半导体基板105(阱区域106)的表面上分别通过栅极绝缘膜(未示出)形成多个环状栅极108。此外，在由栅极108包围的半导体基板105(阱区域106)的表面上形成P-型低浓度漏区域109，在低浓度漏区域109的表面上形成接触用的P+型高浓度漏区域110。此外，在栅极108的环外的半导体基板105(阱区域106)的表面上围绕各栅极108的周围形成与低浓度漏区域109相对应的P+型高浓度源区域111。

在包括栅极108的半导体基板105的表面上形成有层间绝缘膜112，在该层间绝缘膜112上形成有连接到高浓度漏区域110和高浓度源区域111的接触(contact)部113。此外，在该接触部113上形成有布线层114、115。布线层114是与各高浓度源区域111公共连接的布线层，布线层115是与各高浓度源区域110共同连接的布线层。布线层114与电源电压VDD连接，布线层115与输出端子Out及后述下拉电阻102的一端连接。此外，对各栅极108施加驱动信号DRV。

接下来，参考图4说明下拉电阻102的设备结构。图4(a)是下拉电阻102的平面图，图4(b)是沿图4(a)中的Z-Z线的截面图。

如图4(a)、(b)所示，在下拉电阻102的形成区域中，在半导体基板105的表面上形成N型阱区域120，在该阱区域120内通过硅的局部氧化法等形成用于对该下拉电阻102和其他元件(上述PMOS100等)进行元件分离的元件分子绝缘膜121。在由元件分离绝缘膜121包围的阱区域120表面上形成注入了低浓度P型杂质的P-型电阻层122，进一步地岛状地形成注入了高浓度P型杂质的P+型电极取出层123。

在对置的电极取出层123间注入用于抑制电压依赖性的P型杂质离子，形成杂质层124(FP)。在电极取出层123上形成接触部125、126，在该接触部125、126上形成布线层127、128。一侧接触部125通过布线层127与上述PMOS 105的漏极侧和输出端子Out连接，另一侧接触部126通过布线层128与负电压供给端子101连接。

上述技术在例如下列专利文献中记载。

但是，上述电阻(下拉电阻102)与电阻层122邻接并且形成元件分离绝缘膜121。因此，在元件分离绝缘膜121的端部聚集应力，可能造成电阻层122和阱区域120之间的耐压强度(耐压)恶化。