[发明专利]半导体元件及其制作方法

权利要求书

1.一种半导体元件的制作方法，其特征在于，该方法包括：

提供一基板；

形成一第一半导体图案与一第二半导体图案于该基板上；

对该第二半导体图案的一第二源极/漏极区进行第二型离子掺杂，使其具有第二导电型态；

形成一栅绝缘层于所述的基板上，使其覆盖所述的第一半导体图案与第二半导体图案；

形成一栅极金属层于所述的栅绝缘层上；

形成一第一掩膜图案与一第二掩膜图案于所述的栅极金属层上，其中该第一掩膜图案位于所述的第一半导体图案上方并对应暴露出该第一半导体图案的一第一源极/漏极区，而所述的第二掩膜图案位于所述的第二半导体图案上方并对应暴露出所述的第二半导体图案的部分的第二源极/漏极区；

以所述的第一掩膜图案与第二掩膜图案为掩膜来图案化所述的栅极金属层，而分别形成一第一栅极图案与一第二栅极图案；

以所述的第一掩膜图案与所述的第一栅极图案为掩膜来对所述的第一源极/漏极区进行第一型离子掺杂，使所述的第一源极/漏极区具有第一导电型态，而所述的第二源极/漏极区维持第二导电型态；

对所述的第一掩膜图案与第二掩膜图案进行一刻蚀工艺，以移除所述的第一掩膜图案与第二掩膜图案的部分厚度的外壁，进而暴露出部分的所述的第一栅极图案与第二栅极图案；

以所述的第一掩膜图案与第二掩膜图案为掩膜来刻蚀所述的第一栅极图案与第二栅极图案，以形成一第一栅极与一第二栅极，其中所述的第一栅极对应暴露出所述的第一半导体图案中所述的第一源极/漏极区内侧的一轻掺杂区，而所述的第二栅极覆盖所述的第二半导体图案的一通道区与部分的所述的第二源极/漏极区；

以所述的第一栅极为掩膜来对所述的轻掺杂区进行第一型离子轻掺杂，使该轻掺杂区具有第一导电型态，而所述的第二源极/漏极区仍维持第二导电型态；以及

移除所述的第一掩膜图案与第二掩膜图案；

其中，所述的刻蚀工艺为一干法刻蚀工艺。

2.如权利要求1所述的半导体元件的制作方法，其特征在于，该方法还包括：

形成一介电层于所述的栅绝缘层上，使其覆盖所述的第一栅极与第二栅极；

形成多个第一接触窗于所述的介电层与所述的栅绝缘层中，所述的第一接触窗暴露出所述的第一源极/漏极区与第二源极/漏极区；以及

形成一第一源极/漏极接触金属与一第二源极/漏极接触金属于所述的第一接触窗中，该第一源极/漏极接触金属与所述的第二源极/漏极接触金属分别连接到所对应的第一源极/漏极区与第二源极/漏极区。

3.如权利要求2所述的半导体元件的制作方法，其特征在于，该方法还包括：

形成一平坦层于所述的介电层上，使其覆盖所述的源极/漏极接触金属；

形成一第二接触窗于所述的平坦层中，该第二接触窗暴露出所述的第一源极/漏极接触金属；以及

形成一电极图案于所述的平坦层上，其中该电极图案经由所述的第二接触窗连接到所述的第一源极/漏极接触金属。

4.如权利要求3所述的半导体元件的制作方法，其特征在于，该方法还包括：

在形成所述的第一掩膜图案与第二掩膜图案时，同时形成一第三掩膜图案于所述的栅极金属层上；以及

在以所述的第一掩膜图案与第二掩膜图案为掩膜来图案化所述的栅极金属层时，同时以所述的第三掩膜图案为掩膜来图案化所述的栅极金属层，以形成一下层接垫。

5.如权利要求4所述的半导体元件的制作方法，其特征在于，该方法还包括：

在形成所述的介电层时，使其覆盖所述的下层接垫；

在形成所述的第一接触窗时，在所述的介电层中形成一第三接触窗，以暴露出所述的下层接垫；以及

在形成所述的第一源极/漏极接触金属与第二源极/漏极接触金属时，形成一上层接垫于所述的第三接触窗中，该上层接垫连接所述的下层接垫。

6.如权利要求5所述的半导体元件的制作方法，其特征在于，该方法还包括：

在形成所述的平坦层时，使其覆盖所述的上层接垫；

在形成所述的第二接触窗时，形成一第四接触窗于所述的平坦层中，该第四接触窗暴露出所述的上层接垫；以及在形成所述的电极图案于所述的平坦层时，形成一接垫图案于所述的第四接触窗中，该接垫图案连接所述的上层接垫。