[发明专利]半导体元件及其制作方法

说明书

技术领域

本发明是有关于一种半导体元件(device)及其制作方法，且特别是有关于一种可应用于液晶显示面板的薄膜晶体管的结构及其制作方法。

背景技术

由于多晶硅薄膜晶体管相较于非晶硅薄膜晶体管具有消耗功率小且电子迁徙率(electron mobility)大等优点，因此低温多晶硅薄膜晶体管目前已经广泛地应用于大尺寸的液晶显示器中。

请参考图1，其为现有技术的一种低温多晶硅薄膜晶体管的剖面示意图。如图1所示，基板100上形成有一缓冲层(buffer layer)102，而缓冲层102上形成有一多晶硅层110，且此多晶硅层110中通过掺杂(dopping)工艺而形成有源极区112、漏极区114以及通道(channel)区116，其中通道区116位于源极区112与漏极区114之间。

请再参考图1，栅绝缘层120覆盖住多晶硅层110与缓冲层102，而栅极130配置于通道区116上方的栅绝缘层120上。介电层140覆盖栅极130与栅绝缘层120，且介电层140与栅绝缘层120中形成有接触窗开口112a、114a。另外，源极金属层152以及漏极金属层154配置于介电层140上，且源极金属层152与漏极金属层154分别通过接触窗开口112a、114a而与源极区112以及漏极区114电性连接。

值得一提的是，为了降低晶体管操作时的横向电场以增加元件操作的可靠度及降低漏电流，在源极区112、漏极区114与通道区116之间通常会形成有一轻掺杂漏极(lightly doped drain，LDD)区118。现有技术在制作具有轻掺杂漏极区118的多晶硅薄膜晶体管时，通常需通过两道以上的掩膜(mask)工艺(manufacturing)，并进行两次以上的掺杂工艺，以形成掺杂浓度不同的源极区112/漏极区114以及轻掺杂漏极区118。然而，上述此种制作轻掺杂漏极区的方式不仅工艺较为复杂，且容易造成掩膜图形对准上的困难，使得制成的薄膜晶体管的电性表现不一致，进而影响到产品的可靠度。

发明内容

本发明关于一种半导体元件的制作方法，其可减少工艺中的掩膜数目，以降低成本，并可改善工艺良品率。

本发明另关于一种具有高可靠度的半导体元件，其可提供较佳的电性表现。

为具体描述本发明的内容，在此提出一种半导体元件的制作方法。首先，提供一基板，并形成一第一半导体图案与一第二半导体图案于基板上。接着，依序形成一栅绝缘层与一栅极金属层于基板上，且覆盖第一半导体图案与第二半导体图案。然后，形成一第一掩膜图案与一第二掩膜图案于栅极金属层上，其中第一掩膜图案位于第一半导体图案上方并对应暴露出第一半导体图案的一第一源极/漏极区，而第二掩膜图案位于第二半导体图案上方并对应暴露出第二半导体图案的一第二源极/漏极区。接着，以第一掩膜图案与第二掩膜图案为掩膜来图案化栅极金属层，而分别形成一第一栅极图案与一第二栅极图案。之后，以第一掩膜图案、第一栅极图案、第二掩膜图案与第二栅极图案为掩膜对第一源极/漏极区与第二源极/漏极区进行第一型离子掺杂，使第一源极/漏极区与第二源极/漏极区具有第一导电型态。然后，对第一掩膜图案与第二掩膜图案进行一刻蚀工艺，以移除第一掩膜图案与第二掩膜图案的部分外壁，进而暴露出部分的第一栅极图案与第二栅极图案。接着，以移除部分外壁后的第一掩膜图案与第二掩膜图案为掩膜刻蚀第一栅极图案与第二栅极图案，以形成一第一栅极与一第二栅极，并对应暴露出第一半导体图案中第一源极/漏极区内侧的一第一轻掺杂区以及第二半导体图案中第二源极/漏极区内侧的一第二轻掺杂区。然后，以第一栅极与第二栅极为掩膜对第一轻掺杂区与第二轻掺杂区进行第一型离子轻掺杂，使第一轻掺杂区与第二轻掺杂区具有第一导电型态。接着，移除第一掩膜图案与第二掩膜图案，之后再形成一图案化掩膜层于基板上，此图案化掩膜层对应暴露出部分的第二半导体图案。然后，经由图案化掩膜层对第二源极/漏极区与第二轻掺杂区进行第二型离子的相反掺杂(counter-doping)，以使第二源极/漏极区与第二轻掺杂区的离子形态由第一导电型态转变为第二导电型态。之后，移除图案化掩膜层。