[发明专利]具备非易失性半导体存储器的存储器系统

说明书

相关申请的交叉引用

本申请基于并要求2006年6月30日申请的在先日本专利申请No.2006-182631的优先权，在此引入其全部内容作为参考。

技术领域

本发明涉及存储器系统和卡控制器。例如，涉及具备非易失性半导体存储器和控制其动作的卡控制器的存储器系统。

背景技术

在NAND型闪速存储器中，数据被一并地写入多个存储单元内。该一并写入的单位称为页。随着近年来NAND型闪速存储器的大容量化，页大小正在变大。

但是，来自主机设备的访问单位并不是必须限定为页单位。例如，在写入动作的情况下，存在写入数据的终端位置不在页边界的情况。因此，从主机设备以连续的地址进行再写入访问的可能性高。这是因为主机设备不能一次将大的数据发送到闪速存储器，而是分割成多次来写入数据等。

这时，在现有的NAND型闪速存储器中，除非进行对于同一个列位置进行2次写入的重写，一般地，允许向同一页进行写入。因此，在这样的情况下不产生问题。

但是，在近年来，随着存储单元的微小化或多值化，对同一页进行多次写入在可靠性方面成为问题，禁止这样的动作的NAND型闪速存储器也增多了。

预测上述的主机设备的访问，在NAND型闪速存储器的控制系统中，当连续的写入访问在不是页的终端位置的地方结束时，进行将该页的数据写入其它存储块。所谓存储块是存储单元的集合，成为数据的擦除单位。这时，当从主机设备没有预先通知写入结束地址时或者当来自主机设备的数据传送由于某些原因中断时，已知有将页大小量的数据存储在缓冲器内的技术。这样的技术例如在特开2006-092169号公报等中公开。在本方法的情况下，当数据大小最终未满足页大小时，将该数据写入其它存储块内。

但是，如果是本方法，则存在着在数据大小确定之前不能进行数据的写入、最终造成时间的浪费的问题。

发明内容

本发明提供能够提高数据的写入速度的存储器系统以及卡控制器。

根据本发明的一个方面的存储器系统，包括：

非易失性半导体存储器，其具备各自包括能够保持数据的存储单元的多个存储块，各个存储块内的数据被一并地擦除，在每一个上述存储块内，上述数据以作为多个上述存储单元的集合的页为单位被一并地写入；以及

控制器，其对上述非易失性存储器传送写入数据和第1行地址，并且发布所传送的上述第1行地址的变更指令和与该第1行地址不同的第2行地址；

其中，上述非易失性半导体存储器，在没有发布上述变更指令时，将上述写入数据写入与上述第1行地址对应的上述存储单元，在发布了上述变更指令时，将上述写入数据写入与上述第2行地址对应的上述存储单元。

根据本发明的一个方面的控制非易失性半导体存储器的卡控制器，包括：

主机接口，其能够连接到主机设备，并从上述主机设备接收写入数据和第1行地址；以及

运算处理装置，其对具备各自包括能够保持数据的存储单元的多个存储块的上述非易失性半导体存储器传送上述写入数据，并且发布上述第1行地址的变更指令和与该第1行地址不同的第2行地址；

其中，上述存储块内的数据被一并地擦除，在每一个上述存储块内，上述写入数据以作为多个上述存储单元的集合的页为单位一并地写入；

上述运算处理装置，根据上述变更指令，对上述非易失性半导体存储器指示将上述写入数据写入与上述第2行地址对应的上述页。

附图说明

图1是根据本发明的第1实施方式的存储器系统的方框图；

图2是示出根据本发明的第1实施方式的对存储卡中的信号引脚的信号分配的图；

图3是根据本发明的第1实施方式的存储卡所具备的卡控制器的方框图；

图4是根据本发明的第1实施方式的闪速存储器的方框图；

图5是示出根据本发明的第1实施方式的闪速存储器的数据写入方法的流程图，是示出卡控制器中的处理的图；

图6是根据本发明的第1实施方式的闪速存储器的卡控制器输出的信号的时序图；

图7是示出根据本发明的第1实施方式的闪速存储器的数据写入方法的流程图，是示出NAND型闪速存储器中的处理的图；

图8、图9是根据本发明的第1实施方式的存储器系统的方框图，是示出数据写入时的情形的图；

图10是示出根据本发明的第2实施方式的闪速存储器的数据写入方法的流程图；

图11至图14是根据本发明的第2实施方式的存储器系统的方框图，是示出数据汇集时的情形的图；

图15是示出根据本发明的第3实施方式的闪速存储器的数据汇集方法的流程图，是示出卡控制器中的处理的图；