[发明专利]具有电感器的半导体装置

说明书

本申请基于日本专利申请No.2006-183569，2007-011995以及2007-159764，其全文内容作为参考援引于此。

技术领域

本发明涉及一种具有电感器的半导体装置。

现有技术

在一些情况中，电感器位于MMIC(单片微波集成电路)等的传统匹配电路中(例如日本未审专利公报No.2002-289782)。此外，近年来，利用并联LC储能电路的谐振现象的电压控制振荡器有时被用作PLL(锁相环)电路的本地振荡器。自然地，将电感器提供给这种电压控制振荡器(例如，Ali Hajimiri等人的“Design Issue in CMOSDifferential LC Oscillators”，IEEE JOURNAL OF SOLID-STATECIRCUITS，Vol.34，No.5，1999年5月，第717-724页)。

图7示意性示出了日本未审专利公报No.2002-289782所公开的MMIC的平面图。形成匹配电路的电感器101形成于MMIC中。此外，形成了与用于在衬底上倒装安装MMIC的凸块相连接的焊盘102。焊盘102放置在该MMIC的电路成形区域D2的外侧。

本发明人已经认可以下方面。图7中的MMIC的电路规模不大，因此，焊盘102可以放置在电路成形区域D2的外侧。但是，当电路规模变大时，例如ISL，在焊盘设置在电路成形区域D2外侧的情况下，焊盘102的数量增加，因而，芯片尺寸增加。

因此，如图8所示，考虑在电路成形区域D2内设置焊盘102。因而，可以提供较大数量的焊盘102，而不增加芯片的尺寸。

但是，在图8中，电感器101的磁场在位于电感器(阴影部分)上面的焊盘102上产生了涡流。然后，该涡流产生了极化磁场以至于抵消了上述遵循楞次定律的磁场，因此，降低了该磁场的强度。磁场强度的降低导致Q值的降低。

发明内容

根据本发明，提供了一种半导体装置，包括半导体芯片，其具有半导体衬底；互连层，其包括位于所述半导体衬底上的电感器；以及第一导电焊盘，其位于所述互连层上；其中电路成形区域位于所述第一焊盘的正下方，并且第一焊盘位于在平面图中不与所述电感器重叠的区域中。

在该半导体装置中，电路成形区域位于焊盘的正下方。因此，可以提供足够量的焊盘，而不会增加芯片的尺寸。此外，设置焊盘以避开电感器上面的部分。因此，可以避免电感器的磁场在焊盘中产生涡流。

根据本发明，可以实现一种半导体装置，其可以避免在焊盘中产生涡流，同时避免芯片尺寸的增加。

附图说明

本发明的上述和其它目的、优点和特征将会从结合附图的某些实施例的以下描述中更加显而易见，其中

图1示出了根据本发明第一实施例的半导体装置的平面图；

图2示出了沿图1中的半导体装置的线II-II的截面图；

图3A和3B示出了根据本发明第二实施例的半导体装置的截面图；

图4A和4B示出了第一到第四区域的定义的平面图；

图5示出了第五到第八区域的定义的平面图；

图6A和6B示出了这些实施例的变形的平面图；

图7示出了根据传统技术的半导体装置的实例的平面图；

图8示出了根据传统技术的半导体装置的另一个实例的平面图；

图9A和9B示出了根据本发明第三实施例的半导体装置的截面图；

图10A和10B示出了根据本发明第三实施例的半导体装置的截面图。

具体实施方式

在此，参考示意性实施例描述本发明。本领域技术人员将会认可，使用本发明的教导可以实现多种可替换的实施例，并且本发明不限于用于解释目的而举例说明的这些实施例。

以下，参考附图详细描述根据本发明的半导体装置的优选实施例。这里，相同的附图标记对应附图中相同的元件，并且不再重复对相同元件的描述。

第一实施例

图1示出了根据本发明第一实施例的半导体装置的平面图。图2是沿图1中的半导体装置的线II-II的截面图。半导体装置1具有半导体芯片10。半导体芯片10具有半导体衬底12、互连层14、电感器16和导电焊盘18(第一焊盘)。例如，半导体衬底12是硅衬底。

互连层14位于半导体衬底12上。互连层14包括电感器16和互连29。在互连层14中，电感器16由线圈形状的互连形成。