[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置及其制造方法，特别涉及具有晶片级芯片尺寸封装(Wafer Level Chip Size Package)(以下，也简称为W-CSP。)结构的半导体装置及其制造方法。

背景技术

近年，要求封装化的半导体装置的进一步小型化、薄型化。为了响应该要求，提出了封装外形尺寸与半导体芯片的外形尺寸实质上相同的称为晶片级芯片尺寸封装(W-CSP)的封装形态。

在W-CSP中，已知有缓和在外部端子及该外部端子与布线的界面上发生的应力，防止可靠性降低的半导体装置(例如，参照专利文献1。)

另外，本发明人的专利文献2中公开了如下的制造方法：在形成为了缓和W-CSP包含的半导体基板(半导体芯片)的热膨胀系数与安装基板的热膨胀系数之差导致的应力而形成的柱形电极时，使用于形成再布线的电镀处理的条件与用于形成柱形电极的电镀条件不同。

[专利文献1]日本特开2004-6486号公报

[专利文献2]日本特开2005-64473号公报

W-CSP例如装载于安装基板上来发挥其功能。特别是把具有柱形电极的W-CSP装载到安装基板上时或装载后，从W-CSP外施加的应力特别集中到外部端子、柱形电极及再布线(层)的一部分即柱形电极装载部上。另外，柱形电极也称为柱状电极或突出电极。

结果，位于再布线更下侧的半导体装置中，由于作为本质构成要素的布线发生断线，或例如在层间绝缘膜上产生裂纹，从而可能损害半导体装置的本质的电气特性。

发明内容

因而，本发明的目的是提供一种具有如下结构的半导体装置，即使在W-CSP装载到安装基板等上时或装载到安装基板等上后，来自外部的应力特别施加到柱形电极附近时，也可防止布线的断线这样的本质的构成要素的破损，防止W-CSP的电气特性的丧失。

本发明的半导体装置具有下记的结构上的特征。即本发明的半导体装置包括：半导体芯片，其具有露出多个电极焊盘的第1主表面，和在该第1主表面上设置成使电极焊盘的一部分露出的层间绝缘膜；再布线层，其包含多个布线图案，多个上述布线图案具有一端与电极焊盘电连接并从电极焊盘导出的线状部，和与该线状部的另一端连接的大致凹多边形的柱形电极装载部；多个柱形电极，其设置在布线图案的柱形电极装载部上，其底面具有与该柱形电极装载部的上表面轮廓在至少2点相交的轮廓；密封部，其使多个柱形电极的顶面露出；以及多个外部端子，其装载在柱形电极的顶面上。

另外，本发明的半导体装置的制造方法的主要工序如下。

(1)准备基板的工序，该基板具有露出多个电极焊盘的第1主表面；和在该第1主表面上设置成使上述电极焊盘的一部分露出的层间绝缘膜，并且该基板划分了多个半导体芯片区域；

(2)形成包含布线图案的再布线层的工序，该布线图案为在层间绝缘膜上、并在半导体芯片区域内延伸的多个布线图案，上述布线图案具有一端与电极焊盘电连接并从电极焊盘导出的线状部和与该线状部的另一端连接的大致凹多边形的柱形电极装载部；

(3)形成多个柱形电极的工序，该柱形电极设置在布线图案的上述柱形电极装载部上，并且其底面具有与该柱形电极装载部的上表面轮廓在至少2点相交的轮廓；

(4)使多个柱形电极的顶面露出而形成密封部的工序；

(5)在多个柱形电极的顶面上装载多个外部端子的工序；

(6)将多个半导体芯片区域之间切断，进行半导体装置的单片化的工序。

根据本发明的半导体装置的结构，由于特别在柱形电极装载部的形状上下了工夫，因此即使在柱形电极附近及与其连接的再布线层的附近的层间绝缘膜这样的构成要素中产生了裂纹等的破损，也可防止破损连续且直接地扩展到柱形电极及再布线。

另外，根据本发明的半导体装置的结构，特别在柱形电极的下侧具有缓和、阻止来自W-CSP的外部的应力或防止破损进一步扩展的结构。从而，由于通过该结构来分散应力，因此可防止来自W-CSP的外部的应力对特别是柱形电极及与其连接的再布线的破损。

从而，可进一步有效防止构成要素的破损本身及破损的扩展。结果，可进一步提高半导体装置的电气特性的可靠性。

另外，根据本发明的半导体装置的制造方法，可更有效率地制造具有已说明的结构和并实现已说明的作用效果的半导体装置。

附图说明