[发明专利]半导体存储器件及其制造方法

说明书

技术领域

本发明涉及一种半导体存储器件，更具体地，涉及一种用于通过稍微改变大容量(例如8Mbit)半导体存储器件的设计来设计小容量(例如4Mbit)半导体存储器件的技术。

背景技术

不同用户对于例如闪存的半导体存储器件的容量具有不同的需求。响应于用户的需求，需要半导体存储器的制造商提供一批多种容量的半导体存储器作为产品。

然而，从制造成本的观点来看，作为单独产品而单独提供一批多种容量的半导体存储器件产品不是优选的。多种容量的半导体存储器件产品的各个设计和制造过程增加了设计和制造半导体存储器件产品的时间和劳力，从而增加了生产成本。

解决上述问题的一种方法是通过改变布线层的设计，在大容量的半导体存储器件中固定一部分地址位(典型地是高位地址位)，从而提供伪小容量的半导体存储器件。例如，如果在内部固定8Mbit容量的半导体存储器件的高位地址，则该半导体存储器件用作4Mbit容量的半导体存储器件。以相同的方式，如果在内部固定2个高位地址位，则该半导体存储器件用作2Mbit容量的半导体存储器件。上述技术通常被称为“削减(cutting-down)”。因为大部分设计和制造工艺可共同用于大容量半导体存储器件和小容量半导体存储器件，所以通过削减来制造小容量的半导体存储器件有效地减少了制造成本。

在工艺的小型化(miniaturization)相对于半导体存储器件的尺寸显著进步的情况下，削减是尤其有效的。随着工艺的小型化继续进行，外围电路(除存储器阵列外)的大小与整个半导体存储器件的芯片大小之比相对变得更大。在外围电路的大小的比比较高的情况下，小容量的产品的芯片大小与大容量的产品的芯片大小之间的差较小。在这种情况下，用于设计和制造半导体存储器件的共同工艺带来比由于削减而产生的每容量芯片大小的增加更显著的优点。

然而，现在发现通过削减来制造小容量半导体存储器件导致不必要的产量的降低。例如，假定要将8Mbit容量的半导体存储器件用作4Mbit容量的半导体存储器件。即使在作为8Mbit半导体存储器件的一部分并实际使用的4Mbit存储单元的检查过程中发现了不能弥补的缺陷，在作为8Mbit半导体存储器件的另一部分且并未实际使用的4Mbit存储单元中可能不会发现缺陷。然而，当使用通过改变布线层的设计来固定高位地址位的技术时，不能够使用可能没有缺陷的4Mbit存储单元。

日本待审专利申请JP-A2004-265162(对应于US 7197595B2)公开了一种用于避免包括缺陷位的块、选择要使用的块、并将地址指定给所选块的技术。然而，JP-A2004-265162所公开的技术不能够处理根据设计改变、通过固定一部分地址位而用作具有伪小容量半导体存储器件的半导体存储器件。

发明内容

本发明意在解决一个或多个上述问题，或者至少部分地改善这些问题。在一个实施例中，半导体存储器件包括：存储器阵列；内部地址提供单元，配置用于响应于外部地址而产生第一内部地址；第一熔丝单元，配置为包括集成的熔丝和反熔丝；地址切换电路，配置用于基于第一内部地址而产生第二内部地址；以及解码器电路，配置用于响应于第二内部地址而选择存储器阵列的存储器单元。内部地址提供单元配置为能够固定第一内部地址中的特定地址位。第二内部地址包括：熔丝无关地址位，根据第一内部地址中特定地址位之外的地址位而产生，与第一熔丝单元的状态无关；以及熔丝有关地址位，具有与第一熔丝单元的状态以及特定地址位的值相对应的值。

在本发明中，如上所述配置的该半导体存储器件通过根据设计改变来固定特定地址位，从而固定一部分地址位，来用作具有伪小容量的半导体存储器件，尽管该半导体存储器件本质上具有大容量。此外，在用户要使用的存储器真理的存储器单元最初有缺陷时，该半导体存储器件可通过设置第一熔丝单元中的熔丝(或反熔丝)，来切换熔丝有关地址位，从而访问不具有缺陷存储器单元的存储器阵列。因此，可以提高半导体存储器件的产量。

附图说明

结合附图，从下面对特定优选实施例的描述中，本发明的上述和其它目的、优点以及特征将显而易见，附图中：

图1是示出了在根据本发明的一个实施例中的半导体存储器件的配置的方框图；

图2是例示了本实施例中的地址缓冲器的配置的电路图；

图3是例示了本实施例中的地址切换电路的配置的电路图；

图4是例示了本实施例中的熔丝电路的配置的电路图；

图5是示出了用于制造本实施例中的半导体存储器件的过程的流程图；以及