[发明专利]用于制造半导体器件的方法

说明书

技术领域

本发明总的来说涉及一种半导体器件。更具体而言，本发明涉及一种包括连接插塞的半导体器件及其制造方法。

背景技术

由于半导体器件集成度越来越高，诸如栅极等导线之间的间隔其尺寸已经减小。于是，在导线之间形成触点的工序裕量已经减小。为了确保形成触点的工序裕量，可以执行自对准接触(“SAC”)工序。

图1a与1b是示出根据现有技术的一种用于制造半导体器件的方法的横截面图。在半导体基板10之上形成限定有源区的器件隔离结构(未显示)。利用限定凹式栅极区的掩模通过光刻工序蚀刻半导体基板10的一部分，以形成凹式栅极区(未显示)。在有源区之上并且在凹式栅极区中形成栅极绝缘膜(未显示)。在栅极绝缘膜之上形成凹式栅极12(包括由栅极多晶硅层12a、钨层12b和栅极硬掩模层12c构成的叠层结构)。在凹式栅极12的侧壁上形成栅极间隙壁14。在半导体基板10之上形成层间绝缘膜16。通过自对准接触(“SAC”)蚀刻工序移除层间绝缘膜16的一部分，以形成露出有源区的连接插塞接触孔(未显示)。将导电层填充到连接插塞接触孔中，以形成连接插塞18。

当凹式栅极12与凹式栅极区未对准时、或者当凹式栅极区中的上部的临界尺寸(“CD”)在后续工序中扩大时、或者当凹式栅极12的临界尺寸缩小时，凹式栅极区没有被凹式栅极12所覆盖，而是部分地露出(参见图1b)。在SAC蚀刻工序中，凹式栅极区与连接插塞18之间的重叠裕量将导致产生凹式栅极12与连接插塞18之间的SAC失效(‘A’)。

发明内容

根据本发明的实施例涉及一种包括连接插塞的半导体器件及其制造方法。在一个实施例中，软性蚀刻(soft-etching)半导体基板的位于连接插塞触点区域中的一部分。在栅极间隙壁上以及所述连接插塞触点区域中被蚀刻的半导体基板的侧壁上形成侧壁间隙壁。于是，在形成连接插塞接触孔的工序中避免发生SAC失效。

根据一个实施例，一种用于制造半导体器件的方法包括如下步骤：在半导体基板之上形成凹式栅极；在所述凹式栅极的侧壁上形成栅极间隙壁；软性蚀刻连接插塞触点区域中的半导体基板，以形成具有圆形轮廓的凹陷部；在所述栅极间隙壁上以及所述凹陷部的侧壁上形成侧壁间隙壁；在所述半导体基板之上形成绝缘膜；选择性地蚀刻所述绝缘膜，以形成连接插塞接触孔；以及在所述连接插塞接触孔中填充导电层，以形成连接插塞。

根据另一实施例，一种半导体器件根据上述方法而制成。

附图说明

图1a与1b是示出根据现有技术的一种用于制造半导体器件的方法的横截面图；以及

图2a至2c是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图。

具体实施方式

图2a至2c是示出根据本发明实施例的一种用于制造半导体器件的方法的横截面图。图2a(i)、2b(i)及2c(i)示出当凹式栅极与凹式栅极区对准时的状态，而图2a(ii)、2b(ii)及2c(ii)示出当凹式栅极与凹式栅极区未对准时的状态。在半导体基板100之上形成限定有源区的器件隔离结构(未显示)。利用限定凹式栅极区的掩模蚀刻(优选地，利用光刻工序)半导体基板100的一部分，以形成凹式栅极区(未显示)。接着在凹式栅极区中形成栅极绝缘膜(未显示)。接着在栅极绝缘膜之上依次形成栅极多晶硅层(未显示)、钨层(未显示)以及栅极硬掩模层(未显示)。

在一个实施例中，栅极多晶硅层的厚度优选地在约至的范围内。钨层的厚度优选地在约至的范围内。栅极硬掩模层优选地包括氮化膜，优选地具有在约至范围内的厚度。在栅极多晶硅层与钨层之间还形成阻障金属层(未显示)。阻障金属层优选地选自由钛(Ti)层、氮化钨(WN)层、氮化钛(TiN)层、及其组合所构成的群组，优选地具有在约至范围内的厚度。

接着，在栅极硬掩模层之上依次形成第一硬掩模层(未显示)以及第一光阻膜(未显示)。利用栅极掩模将第一光阻膜曝光并显影，以形成第一光阻图案(未显示)。接着利用第一光阻图案作为掩模将第一硬掩模层、栅极硬掩模层、栅极钨层以及栅极多晶硅层图案化，以形成第一硬掩模图案(未显示)、栅极硬掩模图案102c、钨图案102b、以及栅极多晶硅图案102a。