[发明专利]自对准双段衬垫及其制造方法

说明书

技术领域

[0001]本发明涉及半导体器件制造领域。更特别地，其涉及自对准的双段衬垫及其制造方法。

背景技术

[0002]在半导体器件制造领域中，有源半导体器件例如晶体管通常通过众所周知的前端(FEOL)技术来制造或制作。在有源半导体器件例如晶体管的形成之后，应力通常通过例如应用应力衬垫以增强性能而引入到晶体管的沟道区中。如本领域众中所周知的，在某些应用中应力衬垫也可以在随后的接触形成工艺过程中用做刻蚀停止层。

[0003]半导体芯片或半导体结构可以包括不同类型的晶体管。晶体管可以是场效应晶体管(FET)例如互补金属氧化物半导体(CMOS)FET，并且可以是p掺杂FET(PFET)或n掺杂FET(NFET)类型的。不同类型的晶体管可以制作在半导体芯片或结构的相同衬底上。

[0004]如本领域中众所周知的，压应力衬垫通常应用于PFET晶体管，而张应力衬垫通常应用于NFET晶体管。两种应力衬垫可以通过常规的双应力衬垫(DSL)工艺来形成。但是，常规的DSL工艺会形成其中这两种不同类型的衬垫重叠的过渡区或区域，如下面图1中所示的。

[0005]图1是通过遵循常规DSL工艺而制造的双应力衬垫的简化图示。半导体芯片或半导体结构10可以具有其中可以制造两种不同类型晶体管的两个器件区11和12。第一种类型的应力衬垫21可以被形成以覆盖器件区11中的晶体管，而第二种类型的应力衬垫23可以被形成以覆盖器件区12中的晶体管。共同构成双应力衬垫的应力衬垫21和23可以是氮化物应力衬垫，并且可以是压应力和/或张应力衬垫。应力衬垫21可以由氧化物层22覆盖。在过渡区或区域20中，如图1中所示的，应力衬垫21和氧化物层22的一部分可以由应力衬垫23覆盖。过渡区20可以形成氮化物/氧化物/氮化物材料的三层堆叠，其具有比任一个应力衬垫21或应力衬垫23厚的厚度。

[0006]如本领域中众所周知的，过渡区20中的氮化物/氧化物/氮化物三层堆叠跟器件区11和/或12中的单个应力衬垫之间的在结构上以及厚度上的差异可能会使得用于形成半导体结构10的电接触的刻蚀工艺变复杂。例如，当通过器件区中的单个应力衬垫而形成适当深度的接触时，由于氮化物/氧化物/氮化物堆叠的刻蚀不足，在过渡区20中形成的接触可能不具有足够深度以达到接触想要达到的区域。另一方面，通过刻蚀通过过渡区20中氮化物/氧化物/氮化物堆叠而形成接触可能会导致器件区中器件的栅极、源极和/或漏极区中的接触的穿通。

[0007]因此，在本领域中需要通过最小化、去除以及/或者消除由常规DSL工艺所引起的过渡区20中的应力衬垫重叠而拓宽形成接触的工艺窗口。换句话说，需要修改其中两种不同类型的应力衬垫连结的过渡区20中的双应力衬垫的结构和厚度，使得形成半导体结构的接触的工艺可以显著地简化。另外，也需要简化形成双应力衬垫的当前工艺。

附图说明

[0008]将从下面的结合附图进行的发明详细描述中更充分地理解和认识本发明，其中：

[0009]图1是在过渡区中具有应力衬垫堆叠的常规双应力衬垫的简化图示；

[00010]图2是根据本发明的一种实施方案而形成自对准双段衬垫的简化图示；以及

[00011]图3-14是形成根据本发明一种实施方案的自对准双段衬垫的方法和/或工艺的简化图示。

[00012]应当认识到为了说明的简单和清楚，附图中的元素不一定按比例画出。例如，为了清楚一些元素的尺寸可能相对其他元素放大。

发明内容

[00013]本发明的实施方案提供具有自对准双段衬垫的半导体结构及其制造方法。例如，发明的一种实施方案提供形成覆盖第一和第二组半导体器件的双段衬垫的方法。该方法包括形成第一衬垫以及其上面的第一保护层，第一衬垫覆盖第一组半导体器件；形成第二衬垫，第二衬垫具有覆盖第一保护层的第一部分、过渡部分以及覆盖第二组半导体器件的第二部分，第二部分通过过渡部分与第一衬垫自对准；在第二衬垫的第二部分上面形成第二保护层；去除第二衬垫的第一部分以及过渡部分的至少一部分；以及获得包括第一衬垫、第二衬垫的过渡部分和第二部分的双段衬垫。

[00014]根据一种实施方案，在第二衬垫的第二部分上面形成第二保护层包括在第二衬垫上面沉积第二保护层；以及使第二保护层的上表面凹进以暴露第二衬垫的第一部分和过渡部分。根据一种实施方案，使第二保护层的上表面凹进包括应用化学机械抛光(CMP)工艺以去除在第二衬垫的第一部分和过渡部分上面的第二保护层。