[发明专利]移位寄存器电路与其上拉单元

权利要求书

1.一种移位寄存器电路，包括串接的多个移位寄存器，其中，每一所述 移位寄存器包含：

一移相单元，耦接一第一输入端、一第一时钟端和一第二时钟端，其中， 该第一输入端、该第一时钟端和该第二时钟端分别用于接收一第一输入信号、 一第一时钟信号和一第二时钟信号，该第一时钟信号和该第二时钟信号互为 反相；以及

一上拉单元，耦接于该移相单元和一输出端，用于将该输出端的一输出 信号拉高到一高逻辑电平，其中该上拉单元包含一逻辑单元，以及该逻辑单 元具有与该移相单元耦接的至少二输入端；

其中，当该第一输入信号为低逻辑电平时，在该逻辑单元中，无电流路 径产生，

该移相单元被配置来根据该第一输入信号和该第一时钟信号来决定在一 第一节点处的一第一节点信号；

该上拉单元被配置来根据一第二输入信号、该第一节点信号和该第二时 钟信号来决定在一第二节点处的一第二节点信号，以及被配置来根据该第一 节点信号和该第二节点信号来决定该输出信号；

该上拉单元还包括具有源极和漏极依序串接的第一晶体管、第二晶体管 和第三晶体管；

该第三晶体管和该第二晶体管共同定义该逻辑单元；

该第二节点位于该第一晶体管和第二晶体管之间；

该第一晶体管的栅极被连接来接收该第二输入信号；

该第三晶体管的栅极被连接到第二时钟端；以及

该第二晶体管的栅极被连接到该第一节点。

2.如权利要求1所述的移位寄存器电路，其中，每一所述移位寄存器的 该移相单元包含：

一第四晶体管，具有连接在该第一输入端和该第一节点之间的源极和漏 极，以及栅极，连接到该第一时钟端；以及

一第五晶体管，具有连接在该第二时钟端和该输出端之间的源极和漏极， 以及连接到该第一节点的栅极，该栅极用于接收该第一节点信号，该第一节 点信号决定该第五晶体管是否导通。

3.如权利要求2所述的移位寄存器电路，其中，所有晶体管的晶体管类 型是从包括如下类型的组中选择一种：P型金属氧化半导体晶体管和N型金 属氧化半导体晶体管。

4.如权利要求1所述的移位寄存器电路，其中，每一所述移位寄存器的 该逻辑单元是与非门。

5.如权利要求2所述的移位寄存器电路，其中，每一所述移位寄存器的 该上拉单元还包含：

一第六晶体管；

其中，该第六晶体管的栅极端耦接至该第二节点，该第六晶体管的漏极 端耦接至高逻辑电平的一第一电压源，以及该第六晶体管的源极端耦接于该 输出端。

6.如权利要求5所述的移位寄存器电路，其中，该第一晶体管的栅极连 接到该第一时钟端，用来接收该第一时钟信号来作为该第二输入信号。

7.如权利要求5所述的移位寄存器电路，其中，所有晶体管的晶体管类 型是从包括如下类型的组中选择一种：P型金属氧化半导体晶体管和N型金 属氧化半导体晶体管。