[发明专利]半导体结构

说明书

技术领域

本发明涉及集成电路，且特别涉及一种具有应力源的金属氧化物半导体(MOS)元件的结构及其制造方法。

背景技术

在过去几十年来，半导体元件(例如金属氧化物半导体元件)的尺寸不断缩小，使得集成电路在速度、效能、密度上能持续进步。在晶体管的设计上，可调整在金属氧化物半导体元件的源极及漏极之间的沟道长度，来改变沟道电阻，从而影响晶体管的效能。更具体地说，缩短沟道长度可减小晶体管的源极-漏极电阻(假设所有其它参数维持不变)，因此当足够的电压施加在晶体管的栅极时，可使源极及漏极之间的电流流量增加。

为了更进一步加强金属氧化物半导体元件的效能，可将应力源(stressor)导入金属氧化物半导体元件的沟道来增加其载子迁移率(carrier mobility)。一般方法是在n型金属氧化物半导体(NMOS)元件的沟道中，朝源极-漏极方向施加拉应力，而在p型金属氧化物半导体(PMOS)元件的沟道中，朝源极-漏极方向施加压应力。

一种常用来施加压应力在PMOS元件的沟道的方法，是在其源极及漏极区生长SiGe应力源。这种方法一般包括以下步骤：在半导体基材上形成栅极叠层(gate stack)、在栅极叠层的侧壁上形成间隙壁、沿着栅极间隙壁在硅基材中形成凹槽、在凹槽中外延生长SiGe应力源、及退火处理。SiGe应力源施加压应力于沟道，该沟道位于源极SiGe应力源与漏极SiGe应力源之间。同样地，对于NMOS元件来说，可形成可施加拉应力的应力源(例如SiC应力源)。

然而，传统的应力源形成工艺有其缺点。虽然外延生长的SiGe应力源能够施加高应力于沟道，但随后的源极/漏极杂质注入，相反地却造成应力松弛。目前已发现在随后的注入及快速退火后，沟道应力可从约1.7GPa减小到约0.9GPa或更小。更糟的是，具有高应力SiGe应力源中的应力松弛是更显著的，这是由高浓度的锗所引起。

另一个额外的问题是漏电流的增加。在杂质注入期间，硅及锗原子脱离其晶格位置。随后的快速退火使得硅及锗原子的差排传播(propagation ofdislocation)到源极/漏极接面，而使得漏电流更大。

因此，业界急需一种改进的金属氧化物半导体元件，在利用应力源增加沟道应力的同时，又能避免先前技术的缺点。

发明内容

本发明提供一种半导体结构，包括第一含硅化合物层，该第一含硅化合物层包括一元素，该元素大体选自由锗及碳所组成的族群；硅层，在第一含硅化合物层之上，其中该硅层包括实质上的纯硅；及第二含硅化合物层，包括在硅层上的元素。第一及第二含硅化合物层的硅浓度实质上小于硅层。

本发明另提供一种半导体结构，包括半导体基材；在半导体基材上的栅极叠层；及源极/漏极区，具有至少一部分在半导体基材中，且相邻于栅极叠层。源极/漏极区包括第一应力源区域，包括一元素，该元素大体选自由锗及碳所组成的族群；硅区域，在第一应力源区域上，包括实质上纯硅。第一应力源区域的硅浓度实质上小于硅区域。此半导体结构，还包括掺杂区域，延伸自第一应力源区域的顶表面到第一应力源区域中。掺杂区域的杂质浓度实质上大于源极/漏极区的剩下部分。掺杂区域实质上在硅区域的底表面上方。

本发明另提供一种金属氧化物半导体(MOS)元件，包括：半导体基材；半导体基材上的栅极叠层；源极/漏极应力源，具有至少一部分在半导体基材中，且相邻于栅极叠层。源极/漏极应力源包括：第一SiGe区域；硅区域，在第一SiGe区域之上，包括实质上纯硅；及第二SiGe区域，在硅区域之上。此MOS元件还包括硅化物区域，在第二SiGe区域之上。

本发明另提供一种形成半导体结构的方法，包括：形成第一含硅化合物层，包括一元素，该元素选自大体由锗及碳所组成的族群；形成硅层于第一含硅化合物层之上，其中该硅层包括实质上的纯硅；及形成第二含硅化合物层，包括在硅层上的元素，其中第一及第二含硅化合物层的硅浓度实质上小于硅层。

本发明另提供一种形成半导体结构的方法，包括：提供半导体基材；形成栅极叠层于半导体基材之上；形成凹槽于半导体基材之中，其中该凹槽相邻于栅极叠层；及形成至少一部分在凹槽中的应力源。形成应力源的步骤，包括外延生长第一应力源区域，包括一种材料，该材料大体选自由SiGe及SiC所组成的族群；及于第一应力源区域之上外延生长硅区域，包括实质上的纯硅。此方法还包括杂质注入，该杂质大体选自由p型杂质及n型杂质所组成的族群，将杂质掺杂到实质上在硅区域顶表面上的区域。

本发明的优点包括增进沟道应力及减小漏电流。