[发明专利]集成电路结构的形成方法

说明书

技术领域

本发明涉及一种集成电路的形成方法，且特别涉及一种具有空气间隙的内连线结构的形成方法。

背景技术

随着半导体产业进入高性能与多功能的集成电路新世代，集成电路内元件的密度会随之增加，而元件尺寸以及零件或元件之间的间距(spacing)会随之缩小。在过去要达成上述目的，仅受限于光刻技术定义结构的能力，而具有较小尺寸的元件几何特征产生了新的限制因素。例如，当导电图案之间的距离缩小时，任意两相邻的导电图案所产生的电容(为用以隔开导电图案之间距离的绝缘材料的介电常数(又称为“k值”)的函数)会增加。此增加的电容会导致导体间的电容耦合(capacitive coulping)上升，从而增加电力消耗并提高电阻-电容(RC)时间常数。因此，半导体集成电路性能以及功能能否不断地改良取决于正在开发中的具有低介电常数的材料。

由于具有最低介电常数的材料为空气(k＝1.0)，低介电常数介电材料通常包含多孔材料(porous material)，另外，通常会形成空气间隙来进一步降低内连线结构的有效k值。

图1A至图1C显示传统形成具有空气间隙的内连线结构的工艺。如图1A所示，在衬底层2上形成铜导线4以及位于金属间介电层6之中的对应的扩散阻障层(图中未示)，此金属间介电层6具有低介电常数，并且具有高浓度的碳。在形成铜导线4期间，金属间介电层6的部分8会暴露出而因受损，而受损的部分就成为含有低浓度的碳。如图1B所示，可利用氢氟酸蚀刻掉受损部分8从而形成空气间隙10，接着，如图1C所示，形成介电层11以密封住空气间隙。

虽然形成空气间隙10会降低内连线结构的寄生电容，然而传统的工艺存在一些缺点。例如由于形成空气间隙10，因此，没有介电层保护铜导线4的侧壁。由于没有介电层提供的背压(back pressure)，使得电子迁移增加，并且对于内连线结构随时间的击穿特性(time dependent dielectric breakdown；TDDB)也有不利影响。另一个问题为，在后续步骤中针对铜导线4形成上方的介层孔(overlying vias)时，如果发生误对准，则介层孔会定位于空气间隙10，而产生扩散阻障层不连续，这会导致铜直接接触低介电常数介电层6，从而使铜扩散至低介电常数介电层6。

发明内容

因此鉴于上述问题，亟需一种具有空气间隙的内连线结构，其能够降低寄生电容，同时能够克服先前技术的缺点。

本发明实施例提供一种集成电路结构的形成方法，包括：形成低介电常数介电层；在该低介电常数介电层之中形成导线；形成自对准介电层，其中该导线以及该自对准介电层水平地互相邻接；形成空气间隙，该空气间隙水平地邻接该自对准介电层以及该低介电常数介电层；以及在该空气间隙以及该低介电常数介电层上形成蚀刻停止层。

上述集成电路结构的形成方法中，形成该自对准介电层的步骤还可包括：蚀刻该低介电常数介电层而形成开口，其中该低介电常数介电层露出的部分形成受损层；以及修复该受损层的表面的部分，以形成自对准介电层，其中该受损层的内部未修复。

上述集成电路结构的形成方法中，形成该空气间隙的步骤可包括蚀刻该受损层的内部。

上述集成电路结构的形成方法中，修复该表面部分的步骤可包括针对该受损层进行硅化工艺。

上述集成电路结构的形成方法中，该硅化工艺可包括利用硅烷试剂与该受损层反应。

上述集成电路结构的形成方法中，该硅烷试剂可包括选自六甲基二硅氧烷、三甲基氯烷或其组合的物质。

上述集成电路结构的形成方法中，该硅化工艺可在0℃～125℃下进行。

上述集成电路结构的形成方法还可包括：在该低介电常数介电层的下方形成额外的低介电常数介电层。其中形成该自对准介电层的步骤可包括：蚀刻该额外的低介电常数介电层以形成介层孔开口，其中该额外的低介电常数介电层形成额外的受损层；以及在形成该自对准介电层的同时，修复该额外的受损层的表面部分，以形成额外的自对准介电层。

上述集成电路结构的形成方法还可包括在该低介电常数介电层与该额外的低介电常数介电层之间形成额外的蚀刻停止层，其中该额外的受损层未被去除。

上述集成电路结构的形成方法中，该低介电常数介电层以及该额外的低介电常数介电层可为连续层的部分，并且其中形成该空气间隙的步骤可持续进行，直到该空气间隙延伸至该额外的受损层的顶部。