[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求韩国专利申请No.10-2006-0068303(2006年7月21日申请)的优先权，在此通过参考援引其全部内容

技术领域

本发明涉及一种半导体器件，尤其涉及一种制造该半导体器件的方法，其能够改善器件特性。

背景技术

随着半导体器件高度集成化，器件有源区的尺寸和形成在器件有源区内的金属氧化物半导体(MOS)晶体管的沟道长度都减小。

随着MOS晶体管的沟道长度减小，沟长长度内电子碰撞的可能性增加，从而电子的迁移率可能降低。因此，为了提高电子的迁移率，应该减少电子碰撞的可能性。

为了解决上述局限，在现有技术中提出了通过向作为蚀刻停止件的阻挡层15施加应力来提高电子迁移率的方法。

具体来说，在半导体衬底1中形成限定有源区的器件隔离区3，形成包括氧化物层5和多晶(poly)栅7的栅极9，将栅极9用作掩模在有源区中形成杂质区11，例如为源极区或漏极区，以及在栅极9的横侧上形成间隔件13。之后，在半导体衬底1的整个表面上形成阻挡层15。阻挡层15可由SiN形成，应力被施加到阻挡层15。

在这种情况下，由于阻挡层15中的应力，在阻挡层15中沿着从栅极9起以箭头表示的方向产生张力。由于上述张力，在一个源极/漏极区(例如11)与另一源极/漏极区之间的沟道中沿着箭头表示的方向也产生张力。从而，由于原子间的距离、例如沟道中晶格Si原子间的距离变宽，因此电子与Si碰撞的可能性减少。因此，器件的迁移率提高，从而器件的特性改善。

为了在沟道中增加因应力而引起的张力，应该增加阻挡层15的张力。为了增加阻挡层15的张力，应该增加阻挡层15的厚度。

然而，在增加阻挡层15厚度的情况下，在为了形成接触开口而进行蚀刻时，阻挡层不能被有效地打开。因此，存在增加阻挡层15厚度的限制，从而也限制了电子迁移率的提高。

因此，由于现有技术中的半导体器件存在着提高电子迁移率的限制，器件的特性就不能得到显著改善。

发明内容

本发明的实施例提供一种制造半导体器件的方法，其能够利用施加到栅极的应力来提高器件的迁移率，从而显著增强器件特性。

在本发明的一个实施例中，一种制造半导体器件的方法包括：在半导体衬底上形成具有预定厚度的多晶层；使用光致抗蚀剂图案作为掩模，将该多晶层蚀刻至预定深度；以相对于离子注入方向呈预定角度将离子注入到该多晶层；以及使用该光致抗蚀剂图案作为掩模，蚀刻被注入离子的该多晶层，以暴露该半导体衬底的一部分。

在本发明的另一个实施例中，一种半导体器件包括：半导体衬底；器件隔离区，位于该半导体衬底中并用于限定有源区；栅极，位于该半导体衬底的具有该有源区的部分之上，且包括被注入Ge离子的多晶栅；杂质区，位于该有源区中；以及间隔件，位于该栅极的横侧处。

由于是将应力施加到多晶栅上以提高迁移率，因此无须像现有技术那样，为了提高迁移率而将应力施加到阻挡层和形成厚阻挡层。从而，能够可靠地解决在进行接触孔蚀刻期间由于阻挡层的厚度而造成的阻挡层不能有效打开的问题。此外，将应力施加到与半导体衬底的沟道区直接接触的多晶栅上，以使得因被注入离子的多晶栅的应力引起的张力直接导致半导体衬底的沟道区上的张力，从而使迁移率提高，进而增强器件特性。

在附图和以下的说明书中阐述了各个实施例的细节，来自说明书和附图，以及来自权利要求书的其它的特征将变得很明显。

附图说明

图1为现有技术中为了提高迁移率而将应力施加到阻挡层的半导体器件的横截面图。

图2A至图2F为本发明一个实施例中的半导体器件制造工艺的示意图。

图3为图2C所示的制造工艺在没有注入离子同时没有进行蚀刻的情况下的应力缺陷的示意图。

具体实施方式

下面详细介绍本发明的实施例，其实例在附图中示出。

图2A至图2F为本发明一个实施例中的半导体器件制造工艺的示意图。

参照图2A，在半导体衬底21中形成限定一个或多个有源区的一个或多个器件隔离层23。随后，对半导体衬底21进行热氧化，以生长氧化物层(未示出)。利用化学气相沉积(CVD)工艺在氧化物层上沉积多晶层25。多晶层25可由多晶硅构成(因此，通常包括有多晶硅)。

沉积多晶层25，使其具有下面将描述的栅极的厚度。例如，多晶层25的厚度约为15000。当然，根据对器件的设计，多晶层25可以形成为比15000更薄或更厚。