[发明专利]校准电路

说明书

技术领域

本发明涉及校准电路，具体地说，涉及一种调整半导体器件中所设输出缓冲器阻抗用的校准电路。本发明还涉及一种数据处理系统，所述系统包括具有校准电路的半导体存储器件。

背景技术

近年来，半导体器件之间(如CPU和存储器之间)需要以很高的数据传输速率进行数据传输。为了实现高数据传输速率，不断减小输入/输出信号的幅度。如果输入/输出信号减小了幅度，那么输出缓冲器的期望的阻抗精确性变得困难。

输出缓冲器的阻抗随制造期间的工艺条件而变化。另外，在它的实际使用中，输出缓冲器的阻抗会受到环境温度及电源电压变化的影响。当需要传输缓冲器的高阻抗精确性时，使用能够调节其阻抗的输出缓冲器(日本专利申请待审公开No.2002-152032、2004-32070、2006-203405和2005-159702)。通过一般被称作为“校准电路”的电路来调整该输出缓冲器的阻抗。

如同日本专利申请待审公开No.2006-203405和2005-159702中所公开的那样，校准电路包括具有与输出缓冲器相同配置的副本缓冲器(reolica buffer)。当实行校准操作时，外部电阻器与校准端子相连，校准端子的电压与基准电压进行比较，并因此来调整副本缓冲器的阻抗。然后，副本缓冲器的调整结果反映到输出缓冲器中，因此把输出缓冲器的阻抗设置为期望值。

在校准操作中，多次实行调整步骤，这种步骤包括电压比较和副本缓冲器的阻抗更新。使副本缓冲器的阻抗接近期望值。

然而，校准操作中的电压比较和副本缓冲器阻抗变化要占去一定的时间。因此，如果外部时钟的频率较高，就不会在每次激活外部时钟时实行这样的调整步骤。在这种情况下，通过对外部时钟进行分频而产生具有更低频率的内部时钟，而且与内部时钟同步地实行所述调整步骤。

通常由外部时钟周期的个数(如64个时钟周期)确定校准操作的实行周期(校准周期)。当外部时钟的分频数增大时，校准周期中实行的调整步骤的次数减小。假定由m来表示用于确定校准周期的外部时钟周期的个数，而由n来表示分频数，则由m/n来表示校准周期中内部时钟激活的次数，即调整步骤的次数。如果外部时钟的频率增大，则分频数n必然会增大，因而，校准周期中实行的调整步骤的次数进一步减小。

通常，在校准操作中，对具有与包括在输出缓冲器中的上拉电路相同配置的副本缓冲器进行调整，然后对具有与包括在输出缓冲器中的下拉电路相同配置的副本缓冲器进行调整。在传统的校准电路中，校准周期被分为第一半部和第二半部。在第一半部中调整上拉副本缓冲器，而在第二半部中调整下拉副本缓冲器。

由此，上拉和下拉副本缓冲器实行的调整步骤的次数分别减半，因而不会实行足够的校准操作。

此外，由于普通的校准电路使用先前校准操作中的最终代码而实行第一调整步骤，所以，在第一调整步骤中不会更新阻抗。在第二调整步骤开始阻抗更新。阻抗更新的次数比调整步骤的次数小1。因此，当分频数增大时，实际的阻抗更新次数剧烈地减小。

譬如，假定用于确定校准周期的外部时钟周期的个数m是64个时钟周期，而分频数n是8，那么校准周期中内部时钟的激活次数是8(＝64/8)。这个数字减半后被分配给上拉端和下拉端。上拉端和下拉端的调整步骤的次数均为4。由于第一调整步骤中不会更新阻抗，则上拉端和下拉端的阻抗更新次数均为3(＝4-1)。

如果外部时钟的速度增大且分频数n为16，那么内部时钟的激活次数仅为4(＝64/16)。上拉端和下拉端的调整步骤的次数均为2。阻抗更新次数为1(＝2-1)。如果外部时钟的速度更为增大，且分频数n也更为增大，那么阻抗更新的次数是0。在这种情况下，校准操作不能实行。

发明内容

开发本发明用以解决上述问题。于是，本发明的目的是提供一种校准电路，即使在外部时钟频率较高的情况下，所述电路也能充分地实行校准操作。

按照本发明一方面的校准电路，它包括：

第一副本缓冲器，具有与输出缓冲器中包含的上拉电路和下拉电路之一实质相同的电路配置；以及

第二副本缓冲器，具有与所述上拉电路和下拉电路中的另一个实质相同的电路配置，其中

响应第一校准命令，交替实行第一副本缓冲器的校准操作和第二副本缓冲器的校准操作。

按照本发明另一方面的校准电路，它包括：

第一副本缓冲器，具有与输出缓冲器中包含的上拉电路和下拉电路之一实质相同的电路配置；以及