[发明专利]时钟乘法器以及具有该时钟乘法器的时钟发生器

说明书

技术领域

本发明涉及时钟频率的相乘，更具体地说，涉及能够在低频区域有效运行的时钟乘法器(clock multiplier)以及包括该时钟乘法器的时钟发生器。

背景技术

通常，集成电路中的时钟乘法器通过将输入时钟信号倍频，产生用于该集成电路的内部电路的内部时钟。因此，尽管具有相对低频的输入时钟被输入至该集成电路，但是该时钟乘法器可以产生具有该集成电路所要求的相对高频的时钟。

传统时钟乘法器典型地包括锁相环(PLL)或延迟锁定环(DLL)。

通常，使用该PLL的时钟乘法器检测分频时钟(FIN/N，FOUT/N)之间的相位/频率差，该分频时钟对应于输入时钟(FIN)和输出时钟(FOUT)通过N进行时钟频率分频，并且使用该PLL的时钟乘法器基于该检测结果，控制该输出时钟(FOUT)的频率。

然而，使用该PLL的该时钟乘法器需要特定时间来控制该输入时钟和输出时钟之间的相位/频率差，并且该时钟乘法器的误差将会累积，直到该误差关于下一个输入时钟被补偿。当使用该PLL的时钟乘法器的输入时钟的频率大约为几千KHz时，该时钟乘法器的误差将会累积更多。

通常，使用该DLL的时钟乘法器检测输入时钟(FIN)和输出时钟(FOUT)之间的相位/频率差，并且基于该检测结果，控制包含于一条延迟线的多个延迟单元的延迟。

然而，当相乘比率增加时，会产生一个问题，即在从该延迟单元输出的延迟信号之间的该相位/频率差会增加。当该相乘比率减小时，从该延迟单元输出的延迟信号之间的该相位/频率差会减小。因此，使用该DLL的时钟乘法器在该低频区域不能有效地操作。

例如，当时钟乘法器接收周期为8μs的输入时钟并产生周期为1μs的输出时钟时，要求该时钟乘法器包括16个延迟单元，且每一个该延迟单元的延迟时间为8/16μs。然而，使用目前传统的非补偿延迟单元很难获得0.5μs的延迟时间。在目前的非补偿延迟单元中，p偏置(p-bias)(PMOS器件的栅极偏置)由电流反射(mirror)(作为MOS二极管连接的PMOS晶体管)产生。电流非补偿延迟单元具有两个反相级(inverter stage)、一个压控P沟道(positive channel)金属氧化物半导体(PMOS)电流源和一个压控N沟道(negative channel)金属氧化物半导体(NMOS)电流源(见图2)。该两个电流源控制该延迟单元的延迟周期。

发明内容

本发明的一些示例性实施例提供了时钟乘法器，以及与在低频区域时可以有效操作的时钟倍增的方法。

本发明的一些示例性实施例提供了包括能够在低频区域有效操作的时钟乘法器的时钟发生器。

在本发明的一些示例性实施例中，时钟乘法器包括：相位-频率检测器、电压-电流转换器、占空比(duty ratio)控制电路、多个可变延迟单元以及边缘组合器(edge combiner)。

每一个可变延迟单元包括：反相器(inverter)，包括在电源电压与该反相器输出之间连接的上拉电路，以及在接地电压与该反相器输出之间连接的下拉电路；电容，与该反相器输出相连；滞后(hysteresis)缓存器，与该反相器输出相连。

每一个上拉电路包括：第一开关，由该反相器的输入控制；以及第一可变电阻器件，由第一电流控制电压控制且与该第一开关串联。每一个下拉电路包括：第二开关(逆向地)，由该反相器的输入控制；以及第二可变电阻器件，由第二电流控制电压控制且与该第二开关串联。基于由相位-频率检测器输出的该控制信息，产生该第一和第二电流控制电压，来控制向该电容充电或放电所需的时间量。

当该反相器的输出电压大于第一临界值时，该滞后缓存器被配置为产生处于第一逻辑电平的方波电压，而当该反相器的输出电压小于第二临界值时，该滞后缓存器被配置为产生处于第二逻辑电平的方波电压。可以控制或预定该临界值，使得由每一个延迟单元输出的该延迟信号的占空比与该输入时钟信号的占空比成比例(如相等)。