[发明专利]DLL电路和具有该电路的半导体设备

权利要求书

1.一种DLL电路，包括：

延迟电路，来自外部的参考时钟信号输入到其中，该延迟电路输出第一延迟时钟信号，该第一延迟时钟信号通过以根据第一控制信号选择的延迟时间延迟所述参考时钟信号而获得，并且该延迟电路输出第二延迟时钟信号，该第二延迟时钟信号通过以根据第二控制信号选择的延迟时间延迟所述参考时钟信号而获得；

插值电路，其插值所述第一延迟时钟信号和所述第二延迟时钟信号之间的相位差以输出内部时钟信号；

输出电路，其利用作为时序参考的所述内部时钟信号而产生预定信号，并输出所述预定信号到外部；

伪输出电路，其具有与所述输出电路同样的传输特性，所述内部时钟信号输入到其中，并且该伪输出电路输出具有与所述预定信号相同相位的反馈时钟信号；

相位比较电路，其比较所述参考时钟信号的相位与所述反馈时钟信号的相位；

第一延迟控制电路，其在所述相位比较电路中比较的两个相位彼此相等的方向上控制所述第一控制信号；以及

第二延迟控制电路，其在所述相位比较电路中比较的两个相位彼此相等的方向上控制所述第二控制信号，

其中所述第二延迟时钟信号受到控制使得其延迟时间以等于所述参考时钟信号一个周期的量大于所述第一延迟时钟信号的延迟时间。

2.根据权利要求1的DLL电路，其中所述延迟电路包括：

多个以多级连接的延迟元件；

第一选择器，其用于响应于所述第一控制信号选择性地切换到所述多个延迟元件的多个抽头的连接；以及

第二选择器，其用于响应于所述第二控制信号选择性地切换到所述多个延迟元件的多个抽头的连接。

3.根据权利要求1的DLL电路，其中所述延迟电路包括：

第一延迟电路，所述参考时钟信号输入到其中，该第一延迟电路输出所述第一延迟时钟信号，该第一延迟时钟信号通过以根据第一控制信号选择的延迟时间延迟所述参考时钟信号而获得；以及

第二延迟电路，所述第一延迟时钟信号输入到其中，该第二延迟电路输出所述第二延迟时钟信号，该第二延迟时钟信号通过以根据第二控制信号选择的延迟时间延迟所述第一延迟时钟信号而获得。

4.根据权利要求3的DLL电路，其中所述第一延迟电路包括多个以多级连接的延迟元件，和用于响应于所述第一控制信号选择性地切换到所述多个延迟元件的多个抽头连接的选择器，

并且其中所述第二延迟电路包括多个以多级连接的延迟元件，和用于响应于所述第二控制信号选择性地切换到所述多个延迟元件的多个抽头连接的选择器。

5.根据权利要求1的DLL电路，其中所述插值电路控制根据所述第一延迟时钟信号和所述第二延迟时钟信号而流过从输出结点拉出的电流，并且进行操作以平均所述第一延迟时钟信号的边沿时间和所述第二延迟时钟信号的边沿时间。

6.根据权利要求5的DLL电路，其中所述插值电路包括：

第一插值单元，用于插值所述第一延迟时钟信号和所述第二延迟信号的上升沿之间的时间差值；

第二插值单元，用于插值所述第一延迟时钟信号和所述第二延迟信号下降沿之间的时间差值；和

多路复用器，用于混合并输出所述第一插值单元和所述第二插值单元的输出信号。

7.一种半导体设备，包括根据权利要求1所述的DLL电路。

8.根据权利要求7的半导体设备，其中由所述输出电路产生的预定信号是包括存储器阵列的输入/输出数据的信号，并且是确定捕获该输入/输出数据时刻的信号。

9.根据权利要求8的半导体设备，其中在该存储器阵列的自动更新中，所述第一延迟时钟信号的延迟时间和所述第二延迟时钟信号的延迟时间分别受到调整。

10.根据权利要求7的半导体设备，还包括当接通电源时控制锁存操作从锁存控制装置，其控制锁存操作在所述第一延迟时钟信号的延迟时间和所述第二延迟时钟信号的延迟时间彼此相等的状态，并且在以等于所述参考时钟信号的一个周期的量强制增大所述第二延迟时钟信号的延迟时间之后，切换到正常相位控制。