[发明专利]DLL电路和具有该电路的半导体设备

说明书

技术领域

本发明涉及一种DLL(延迟锁存环)电路，尤其涉及一种产生具有相对于外部时钟信号预定的时间差的内部信号的DLL电路和具有该DLL电路的半导体设备(例如同步半导体设备)。

相关现有技术

背景技术

近来，作为高速同步半导体存储设备的DDR-SDRAM(双数据率-同步动态随机存取存储器)被广泛了解。当在DDR-SDRAM中执行读操作时，作为输入/输出数据的DQ信号的每一边缘时序和用于确定捕获输入/输出数据时序的DQS信号需要被控制为相对于外部参考时钟具有精确的相位。因此，用于通过相位控制产生DQS和DQ信号的DLL电路以该参考时钟信号为基础(例如，参见JP-2003-91331).

用在常规的同步半导体存储设备中的通用DLL电路具有，例如如图10所示的配置。在图10所示出的DLL电路中，外部参考时钟信号CLK通过输入电路101输入到延迟电路102，并通过根据由延迟控制电路104提供的控制信号C的延迟时间而被延迟。来自延迟电路102的信号D作为内部时钟信号CLK0通过缓冲器105被输入给DQ输出电路107和DQS输出电路108。DQ信号由DQ输出电路107产生，DQS信号由输出电路108产生，使得被输出到外部。其间，内部时钟信号CLK0也被输入给具有与DQ输出电路107和DQS输出电路108同样传输特性的伪输出电路106，并且具有与DQ和DQS信号同样相位的反馈时钟信号RCLK被输出。在相位比较电路103中，参考时钟信号CLK和反馈时钟信号RCLK的相位被比较，并且延迟控制电路104在该两个相位相等的方向上受到控制。这样的配置允许获得与参考时钟信号CLK保持稳定同步的DQ和DQS信号。

但是，从外部输入到DLL电路的参考时钟信号CLK并非一直具有正常的波形，并且假定在一定时序发生抖动。图11示出了图10的DLL电路的工作波形，其处于这样一个状态，即抖动发生在参考时钟信号CLK中。如图11所示，参考时钟信号CLK的上升时间在第四周期延迟时间为Δ，使得周期与周期之间的抖动发生在预定的周期和随后的周期之间的周期偏移中。在此影响下，同样的延迟时间Δ被传送至信号D1、内部时钟信号CLK0、DQS和DQ信号的上升时间。因此，难题在于由于时间Δ的量而用于捕获输入/输出数据的有效窗口的大小减小了，相应地，数据锁存失败的可能性增大了。

发明内容

本发明的一个目的是提供一种DLL电路，当在产生与参考时钟信号同步的预定信号时发生抖动的情形下，能够防止源于该边沿时序偏移的数据锁存失败。

本发明的一个方面是一种锁存电路，包括：延迟电路，来自外部的参考时钟信号输入到其中，该延迟电路输出第一延迟时钟信号，该第一延迟时钟信号通过以根据第一控制信号选择的延迟时间延迟所述参考时钟信号而获得，并且该延迟电路输出第二延迟时钟信号，该第二延迟时钟信号通过以根据第二控制信号选择的延迟时间延迟所述参考时钟信号而获得；插值电路，其插值所述第一延迟时钟信号和所述第二延迟时钟信号之间的相位差以输出内部时钟信号；输出电路，其利用作为时序参考的所述内部时钟信号而产生预定信号，并输出其到外部；伪输出电路，其具有与所述输出电路同样的传输特性，所述内部时钟信号输入到其中，并且该伪输出电路输出具有与所述预定信号相同相位的反馈时钟信号；相位比较电路，其比较所述参考时钟信号的相位与所述反馈时钟信号的相位；第一延迟控制电路，其在所述相位比较电路中比较的两个相位彼此相等的方向上控制所述第一控制信号；以及第二延迟控制电路，其在所述相位比较电路中比较的两个相位彼此相等的方向上控制所述第二控制信号，其中所述第二延迟时钟信号受到控制使得其延迟时间其大于量等于所述参考时钟信号一个周期的量。

根据本发明的DLL电路，当产生与该参考时钟信号同步的预定信号时，通过由该延迟电路延迟该参考时钟信号而获得彼此具有一个周期的延迟时间差值的两个延迟时钟信号，其间的相位差值被插入，并且通过与该输出电路具有同样传输特性的伪输出电路而获得反馈时钟信号。然后，比较该参考时钟信号和该反馈时钟信号的相位，根据该比较结果控制第一和第二控制信号增大或减小以便提供给该延迟电路。通过使用这样的配置，即使在某个时刻在该参考时钟信号中发生抖动，并且其边沿时间变得不同时，该抖动在不同的时刻影响该两个延迟时钟信号。因此，通过插入该两个延迟时钟信号，相应于抖动的该时间差值减少到一半，能够有效地防止数据锁存失败。