[发明专利]半导体存储器设备

说明书

技术领域

本发明涉及包括SRAM单元的半导体存储器设备。

背景技术

存在这样一种类型的半导体存储器设备，其包括存储器单元，在该存储器单元中，具有彼此串联连接的两个PMOS晶体管，其中一个PMOS晶体管被用作选择晶体管，其包括选择栅，该选择栅的电压被控制；以及另外一个PMOS晶体管被用作存储节点，该存储节点包括浮浮置栅，该浮置栅的电压不被控制(例如，见日本专利申请特开2004-281971和2005-252267)。通过对存储节点中的浮置栅的漏极雪崩热电子注入，来执行对于这种类型的存储器单元的写入。在日本专利申请特开2004-281971和2005-252267中公开的存储器单元具有包括浮置栅的结构。因此，为了防止电荷保持特性由于浮置栅丢失电荷而被损害，在浮置栅下面的栅绝缘膜通常需要厚度不小于8到9nm。栅绝缘膜越薄，则在作为浮置栅中累积的电荷漏失通过的路径的绝缘膜中的缺陷增加。这带来这样的问题，电荷保持特征急剧恶化，以及因此可靠性降低。

考虑到此，公开了这样一种类型的半导体存储器设备，其不包括浮置栅，并且其通过使用沟道热电子注入原理或衬底热电子注入原理来改变MOS中的阈值电压Vt，从而执行写操作(例如，见日本专利申请特开2005-353106和2005-191506)。在这样的情况下，Vt变化通常不像包括浮置栅的其他任何晶体管发生那么多。为此，采用SRAM单元的结构，作为半导体存储器设备中包括的存储器单元的结构。该结构使得可以感应在晶体管中的微小Vt改变。

日本专利申请特开2005-353106(在下文中称作“专利文献3”)公开了一种半导体存储器设备，其中，两个n沟道MISFET(MNM1，MNM2)连接到由6个MIS晶体管构成的静态半导体存储器单元中的两个存储节点，并且该半导体存储器设备包括与这两个n沟道MISFET(MNM1，MNM2)的漏极连接的p沟道MISFET(MPEQ)(见图4)。在静态半导体存储器单元(SRAM)中的两个转移晶体管T1和T2的栅极被连接到单个字线WL。如下执行该存储器单元的读操作。首先，通过使用沟道热电子注入原理，来改变两个n沟道MISFET MNM1和MNM2的一个的阈值电压Vt。因此，接通转移晶体管T1和T2。从而，读取这两个n沟道MISFET MNM1和MNM2各自的漏极之间的电流差，来确定存储的数据。

日本专利申请特开2005-191506(在下文中称作“专利文献4”)公开了一种垂直双极晶体管，其由MOS晶体管的源极、阱、衬底和深阱构成，并且其中，在源极附近的栅极氧化膜465和氧化膜侧间隔器468中累积电荷(陷阱空穴473)，使得改变Vt和Ion(见图5)。如下(见图7)执行对栅极氧化膜465和氧化膜侧间隔器468注入电荷的方法(写操作)。例如，将Vsub＝0V施加到p型硅衬底461；将VN＝-1V(VN＜-Vbe：Vbe指示偏压)施加到n型阱463，从而可以正向偏置n型阱；以及将VS＝0V施加到源极469。从而，从p型硅衬底461注入到n型阱463的热空穴472被向着源极469的附近聚集。通过使用衬底热空穴原理，将陷阱空穴473注入到源极附近的栅极氧化膜465和氧化膜侧间隔器468中。该存储器单元被配置为使用被操作的PMOS作为负载晶体管的SRAM(见图6)。

在专利文献3的情况下，除了静态半导体存储器单元(SRAM)之外，对于每个存储器单元，半导体存储器设备还包括n沟道MISFET(MNM1，MNM2)以及p沟道MISFET(MPEQ)。这带来了这样的问题，也就是晶体管数量增加，以及存储器单元的面积相应增加。

在专利文献4的情况下，为了将电荷(陷阱空穴473)积累在源极附近的栅极氧化膜465和氧化膜侧间隔器468中，写操作需要负电压(VN＜-Vbe)。这带来了外围电路复杂的问题。此外，热空穴472具有比电子更高的对氧化膜侧间隔器468的势垒(barrier)。因此，将热空穴472注入到氧化膜侧间隔器468中的效率实际上很低，并且由于写操作而发生的Vt变化较小，从而带来了写速率较低的问题。

专利文献4示出了将其公开的技术应用到PMOS晶体管的例子。然而，其公开的技术原理上可以应用到NMOS晶体管。通过使用衬底热电子注入原理，可以在深n型阱以及p型阱中形成的NMOS晶体管的栅极氧化膜和氧化膜侧间隔器上，执行写操作。然而在这种情况下，深n型阱是必需的。为此，需要将形成深n阱的步骤添加到不包括形成深n阱的步骤的CMOS工艺中。这需要额外的成本。

发明内容