[发明专利]使用选择性蚀刻形成存储器的隔离结构的方法

说明书

技术领域

本发明涉及一种制造半导体器件的方法。更特别地，本发明涉及使用硬掩模(hard mask)的选择性蚀刻以及使用选择性蚀刻形成存储器的隔离结构的方法。

背景技术

随着设计规则的减少以及半导体器件的集成水平的增加，已经尝试通过减少光致抗蚀剂的损失来使图案更精细。例如，相较于光致抗蚀剂蚀刻掩模，已使用由具有优异的抗蚀刻性和高硬度的材料，例如氮化硅(Si₃N₄)或氮氧化硅(SiON)，制成的蚀刻掩模。也就是说，在蚀刻工艺中，已使用由具有比光致抗蚀剂掩模材料更高的抗蚀刻性的材料所构成的硬掩模。

由于蚀刻率的增加及光致抗蚀剂图案的细线宽的需求，已提出采用具有包括不同绝缘层的多层结构的硬掩模。特别地，为了简化具有复杂结构的带晶体管的器件例如NAND快闪存储器的蚀刻工艺，使用多层硬掩模以蚀刻出用于隔离每个单元中的器件的沟槽。

图1至3是示意性示出使用传统硬掩模的选择性蚀刻工艺的剖面图。

参考图1至3，非易失性器件例如快闪存储器包括晶体管，晶体管具有其中控制栅极层叠在电荷储存层或浮置栅极上的结构。依据电荷储存层的第一图案形成隔离在每个单元中的器件的器件隔离结构。也就是说，连续地实施第一图案化电荷储存层的选择性蚀刻工艺以及在该第一图案化期间所暴露的半导体基板上的沟槽蚀刻工艺，由此简化该工艺。就其本身而论，在选择性蚀刻多层蚀刻目标的尝试中，采用多层硬掩模结构。

更特别地，如图1所示，在半导体基板11上形成包括氧化层的穿隧介电层12。在穿隧介电层12上形成电荷储存层13(例如导电多晶硅层)。在电荷储存层13上形成用于选择性蚀刻电荷储存层13的硬掩模17。将更详细描述用以形成硬掩模17的工艺。首先，在电荷储存层13上形成垫层(padlayer)14。当通过化学机械抛光(CMP)平坦化器件隔离层时，垫层14用作抛光停止点。垫层14优选包括氮化硅层。

硬掩模17是形成在垫层14上的多层结构。硬掩模17可具有多层结构，其中连续层叠多个绝缘层，例如氧化硅层15和氮氧化硅层16，每层具有约800的厚度。然后，在所得结构上形成用于选择性蚀刻的光致抗蚀剂图案18至约1700的厚度。

如图1所示，光致抗蚀剂图案18用以在选择性蚀刻时作为蚀刻掩模，以图案化多层硬掩模17或先图案化电荷储存层13。如图2所示，硬掩模17用以在选择性蚀刻经由电荷储存层13的第一图案所暴露的半导体基板11的区域时作为蚀刻掩模。

如图3所示，多层硬掩模17用以在选择性蚀刻时作为蚀刻掩模，从而通过蚀刻暴露的半导体基板11而形成沟槽(trench)19。因此，硬掩模17包括具有不同蚀刻选择性的足够厚的多层绝缘层，从而硬掩模17可抵抗用于形成沟槽19的蚀刻步骤。在蚀刻时会有部分损失下面的氧化硅层15的风险。因此，考虑蚀刻残余物，必须充分确保下面的氧化硅层15的厚度。

为了在蚀刻时合意地用作蚀刻掩模以图案化多层厚硬掩模17，光致抗蚀剂图案18形成至足够大的厚度，同时考虑到蚀刻所造成的损害。在光致抗蚀剂图案18形成得过厚的情况下，变得难以精细地曝光和显影光致抗蚀剂图案18。此外，无法调整沟槽19和电荷储存层13的线宽至期望水平。结果，发生工艺裕度(process margin)的减小。此外，构成多层硬掩模17的每个绝缘层必须涉及沉积和蚀刻工艺，因而总体工艺复杂化。

因此，为了简化总体工艺和改善光致抗蚀剂的精细图案，需要发展一种能减小包括硬掩模17和光致抗蚀剂图案18的蚀刻掩模的总厚度的方法。

发明内容

依据一方面，本发明提供一种选择性蚀刻方法，包括：形成包括聚合物和碳纳米管的混合物；应用该混合物至蚀刻目标层，由此形成碳纳米管-聚合物复合层；藉由图案化该碳纳米管-聚合物复合层以形成硬掩模，藉此选择性暴露部分蚀刻目标层；及选择性蚀刻经该硬掩模暴露的蚀刻目标层。

依据另一方面，本发明提供一种使用选择性蚀刻方法隔离存储器的存储单元的方法，包括：形成穿隧介电层于半导体基板上；形成电荷储存层于该穿隧介电层上；形成垫层于该电荷储存层上；形成碳纳米管和聚合物的复合层于该垫层上作为硬掩模；顺序选择性蚀刻该垫层、该电荷储存层、该穿隧介电层、以及该半导体基板，其每个通过该硬掩模暴露，以形成依据该电荷储存层的图案布置的沟槽；形成绝缘层于该沟槽内，以便该绝缘层填充该沟槽；以及使该绝缘层经历平坦化，直到该垫层暴露到外为止，从而将所得结构隔离在每个存储单元中。

该聚合物优选包括光致抗蚀剂。