[发明专利]用于设计存储器件的退化技术

说明书

技术领域

本发明涉及用以设计存储器件的退化(degeneration)技术，且尤其涉及一种方法、计算机可读介质和系统，用于使用退化技术由分组的存储器结构制造存储器件的实例(instance)。

背景技术

由于对于增加存储器件的存储需求的倾向是持续的，因此作为其结果，那些存储器件的尺寸和复杂性也倾向于增加。然而，存储器件越大，访问其消耗的功率就越多。为了设法改善存取速度并降低功耗，已知的是提出了分组的存储器设计，其中将存储器件设置为多个组。结果，可以对各个组进行存取，而不是对存储器件整体地进行存取，从而改善了存取速度并降低了功耗。

当设计分组的存储器件时，存在两种可采取的一般方法。根据第一种方法，对于特定的实施方式定制设计存储器件，其导致有效的设计。然而，这种方法的缺点在于在不同的实施方式中几乎没有机会再利用该设计，且因此这种方法成本高。根据替换方法，开发了分组的存储器结构，且这样可以使用存储编译工具来产生该分组的存储器结构的实例(即，特定示例)，以形成顾及该存储器件的一些所需特性的所需存储器件的设计。

在由特定分组的存储器结构产生存储器件的实例中，编译工具可执行退化过程，其中每一组中的行可被退化，以产生包含比最大可能值少的行的存储器件的实例。一种这种已知的退化过程于图1中示意性地示出。根据图1中示出的该分组的存储器结构，提供了四个组，每一对组共享外围逻辑50，这种外围逻辑由列解码器、读出放大逻辑、控制电路等构成，如本领域技术人员所理解的。根据图1所应用于的分组的存储器结构，假设每一存储器组的最大行数是64，且因此实例10表示可以使用分组的存储器结构产生的最大存储器件。如图1中所示，实例10由四个组12、14、16、18构成，每一个组含有64行，且每一对组共享外围逻辑50。

然而，使用编译工具的人可能表示他们需要的比该行数少。采用退化过程，这可能导致产生具有的比最大行数少的实例，例如实例20，其中四个组22、24、26、28中的每一个具有62行。然而，根据该已知的退化技术，在每一组中的行退化被限制成是相同的，且因此在实例10和实例20之间不可能存在实例。相似地，实例20之后的下一个较小的可能性是实例30，其中四个组32、34、36、38中的每一个在其中具有60行。该最小可能的尺寸将由每一组最小可允许的行数来表示，其可以例如为每组八行，如由图1的实例40所示出的，其中组42、44、46、48中的每一个具有八行。

因此，虽然最大尺寸的实例将提供256行，但是下一可获得的实例20将提供248行。因此，这种方法导致在可获得的行数之间的相当粗糙的间隔尺寸(granularity)，如图2示意性示出的，图2是示出作为尺寸函数的延迟的图。图2中的符号a、b、c、d对应于图1中示出的四个实例10、20、30、40。考虑实例30，这提供240行。如果使用编译器的人希望设计一种具有240行的存储器件，则将产生实例30。然而，如果这个人希望产生具有242行的存储器件，则根据该退化技术，需要采用实例20，其如前所述具有248行，即六行对于所示器件来说不是必需的。结果，根据图2，将看到由于需要产生根据实例20的存储器件，因此存取延迟的所得到的跳变相对粗糙，可能对设计者寻求消除对两个附加行的需要的方式产生压力，即从而能采用实例30。

与该问题相结合，对存储器结构变得更高地分组的、即包括越来越多的组的倾向是持续的，且根据上面图1和2的描述可理解，随着包括的组越多，可能的实例之间的粗糙度也甚至变得更大。因此，考虑到上述实例，由对两个额外行的需求导致的延迟损失(delaypenalty)将甚至变得更大。

此外，根据图1将理解，随着存储器件实例尺寸的降低，由于外围逻辑50的相对开销(overhead)，所得到的存储器件的效率也降低。尤其，可看出当采用实例10时，外围逻辑50在128行之间共享，而当采用实例40时，外围逻辑50在16行之间共享。因此，根据实例40产生存储器件所需的面积不如产生实例10所需的面积有效。

因此，希望提供一种用于由分组的存储器结构产生存储器件的实例的改进技术。

发明内容