[发明专利]随机存取存储器的电容的下电极的制作方法及其下电极

说明书

技术领域

本发明是有关于一种随机存取存储器的电容的下电极的制作方法以及其下电极，且特别是有关于一种解决下电极表面氧化的缺点以及降低下电极的电阻值的方法及其下电极。

背景技术

动态随机存取存储器(DRAM)，是目前半导体及电脑工业上最重要的存储器元件。随着元件的缩小化，动态随机存取存储器(DRAM)的元件密度从先前的4M Bit、16M bit、迅速的进展到256M bit，之后也将提升到1G bit或者是更高，但随着元件尺寸变小。当元件尺寸接近量子尺度时，导致电子产生隧穿效应(tunneling effect)。因为隧穿效应，有些电子有机会越过氧化层所形成的势能障壁(potential barrier)而产生漏电流。

因此，当尺寸逐渐缩小，而且电容量又必须维持在一定值时，介电层材料与极板的面积变成了重要的关键，因为一开始的介电层材料是利用SiO₂，其介电系数约为3.9，但是当SiO₂厚度低于一定值时，其漏电流却变的相当的巨大。因此，使用各种高介电系数(high-k)的材料作为元件以及电容的介电层则成为一种趋势。尤其是应用在DRAM上，其等效氧化层厚度(EOT，Effective Oxide Thickness)可被缩小，且不用担心漏电流的问题。虽然high-k材料的介电常数有不错的特性，但仍然有一些问题需要去克服，例如电极介面的问题，在动态随机存取存储器(DRAM)的工艺中，在还是利用SiO₂作为介电层时，并未发生介面热稳定性的问题，但是当利用high-k材料作为介电层时，电极界面问题就成为一个相当重要的问题，因为DRAM的电容工艺若以多晶硅作为下电极材料，当将high-k材料沉积在多晶硅上后，会发现high-k材料和多晶硅界面相当的不稳定。因为当在氧化环境下会使该介面产生一层相当薄的SiO_x，即硅的原生氧化层，此原生氧化层的介电系数并不高，因而导致整体介电系数下降，而介电系数降低就等于high-k材料失去了优势，而且当我们要将等效氧化层厚度(EOT)缩小时，会碍于介面层的存在，使得缩小的极限受到限制。

发明内容

因此本发明的目的之一就是在提供一种随机存取存储器的电容的下电极的制作方法及其下电极，用以解决下电极表面氧化以及下电极接面电阻过高的缺点。

依照本发明的随机存取存储器的电容的下电极的制作方法，包含形成一电极基材结构于隔离层的凹槽的壁面上，沉积一金属层覆盖于该电极基材结构，使用一热工艺使该金属层与该电极基材结构相结合使两者形成一化合物，以及移除该金属层未形成该化合物的部分以得到一下电极构造。

依照本发明的一种随机存取存储器的电容的下电极，设于一隔离层的凹槽壁面上，该下电极构造由一电极基材结构与一金属层两者所形成的一化合物所形成。

习知技艺以金属作为下电极材料时，虽然阻值低但只能做平板且表面积受限于电容凹槽的尺寸；若以多晶硅作为下电极材料时，可作半球型下电极以增加表面积，但在后续长high k材料时会暴露于氧化环境中，此时会增加多晶硅被氧化的风险。相对的，本发明结合了金属及多晶硅材质的优点，可增加下电极表面积，降低阻值及不会有表面氧化的问题。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的详细说明如下：

图1为本发明的随机存取存储器的电极的制作方法的一实施例的流程图。

图2a-2d为依照本发明的一种随机存取存储器的电极的制作方法的下电极的工艺示意图。

图3为图2d中的下电极的下电极结构的示意图。

主要元件符号说明

100：步骤                   110：步骤

120：步骤                   130：步骤

200：隔离层                 210：硬掩模

220：电极接点                230：电极基材结构

231：电极基材                232：第一凸部

240：凹槽                    241：壁面

250：基材                    300：金属层

400：化合物                  500：下电极构造

510：下电极基部              520：第二凸部

具体实施方式