[发明专利]半导体器件、半导体集成电路以及凸点电阻测定方法

说明书

技术领域

本发明涉及可以对每个凸点测定将两个半导体芯片之间连接的内部凸点(主凸点)的连接电阻的半导体器件、半导体集成电路以及凸点电阻测定方法。

背景技术

近年来，使用半导体技术而被单一封装的系统(SiP：System in Packge)或者被模块化的系统随着电子设备的小型化而迅速地引入。这种封装的安装基板上搭载着多个半导体芯片。

另一方面，系统具有多个模拟电路单元、数字电路单元等处理不同信号的电路模块，而且，在各个电路模块之间，高速、低速、高频或低频的需要性能也不同。因此，一般难以全部在高等级上满足这些性能，并且，使用共同的工序低成本地制造。但是，对每个电路模块进行封装，无法适应电子设备的小型化的需要。因此，需要将多个芯片搭载在一个封装或者一个模块中，并将该芯片之间直接连接。

但是，因为电子设备的多功能化等原因，必然是芯片之间的连接数增加，连接单元小型化。因此，代替引线缝合(wire bonds)而正式地开始利用凸点。

在凸点连接上，有无需布线至SiP的外部而仅在芯片之间布线的情况，此外，有为了将封装的外形小型化而使多个芯片叠层的CoC(Chip on Chip)的连接方式。在与用于连接包外部的凸点区分的意义上，用于连接这些芯片之间的凸点一般被称为“内部凸点”。

通常，在大型的芯片(第一芯片)上搭载小型的高性能芯片(第二芯片)进行凸点连接。

例如，主信号处理LSI的逻辑电路和DRAM被混装在一个芯片上。逻辑电路的处理速度快，需要使用高级工序，但是DRAM无需那种程度的处理速度，也可以不使用高价的高级工序。即，采用各个芯片使用不同的生产工序比周混装了DRAM和逻辑电路的芯片进行生产能更便宜地进行生产。

即，用老式的便宜的工序生产DRAM，仅逻辑电路使用高级工序。在完成的逻辑芯片(第一芯片)上用凸点连接DRAM芯片(第二芯片)来形成CoC结构的方法，可在总体上降低成本。

或者相反，也有在上面安装的第二芯片是用高性能的特别的工序制作并是高价的情况，此时，尽量提高第二芯片的集成度，从而得到小型化。

因此，在CoC中，存在多个直径为数十[μm]左右大小的内部凸点连接。

在成为基体的第一芯片上预先形成数百～数千个的凸点阵列，在其上面将第二芯片的连接面对准位置加热压焊。但是，此时，凸点有时与第二芯片的焊盘(pad)偏移连接，或者，由于条件的偏差而导致在凸点内产生空腔。因此，在用相同的制造装置大量地生产制品的期间，每一封装的数百～数千个凸点中，有时被混合生产出这种可靠性低的凸点连接部位。

为了防止凸点连接不良，重要的是生产的稳定化和开发筛选方法的两方面。

即使在CoC中内部凸点(internal bump)的连接不完全，但如果被某种程度连接，则也正常地具有功能并动作。但是，实际上，这样的连接差的产品有可能在面市后受到机械压力等被完全脱离连接而不能动作。因此，为了筛选出这种产品，就需要诊断连接的完全性。为此，需要测定凸点的连接电阻，筛选电阻为某一值以上的产品。

作为检测内部凸点的连接不良的方法，已知在基体侧的半导体芯片和搭载在其上面的半导体芯片的双方中设置将凸点之间可连接到一个电阻测定路径的开关，通过测定该凸点之间连接路径的电阻值，可以检测有无不良连接处的方法(例如，参照专利文献1)。

[专利文献1]特开2003-185710号公报

但是，在专利文献1所记载的技术中，即使能够检测出凸点部位的完全的断线不良或连接基本脱离的程度明显的不良，但是无法检测不良程度比它低的不良。这是因为，在凸点之间的连接路径的两端施加电压而测到其电阻值的情况下，凸点的连接电阻的偏差或路径的布线电阻的偏差会成为测定误差。

但是，在如上所述地，若无法筛选轻微的连接不良的话，则不能消除市场的不良的可能性。此外，在上述专利文献1的方法中，即使是能够检测出连接不良的情况，也无法确定不良部位的凸点。在凸点的不良部位存在分布的情况下，若分析该分布，就可以知道原因，并容易地取对策，但是在上述专利文献1的方法中，不可能确定这样的不良部位的位置。

另一方面，虽然在专利文献1中没有明示，但是在采用该方法的情况下，需要在测定时，将芯片的内部电路和凸点电性断路，并在测定结束后，使内部电路和凸点再次连接。

因此，被认为必须采用例如图1所示的方法。

图1是表示代表用于连接两个芯片之间的一个凸点Bx的图，在该图中示意性地表示了连接于该凸点Bx的控制开关或内部电路。