[发明专利]半导体存储器和系统

说明书

技术领域

本发明涉及一种包含伪存储单元(dummy memory cell)的伪电路等组件的半导体存储器。

背景技术

相对于外围电路而言，在半导体存储器的存储单元阵列中，元件和布线的形成具有更高的密度。因此，在半导体存储器的制造过程中，由于受到成晕(halation)或其它类似现象的影响，有时存储单元阵列内部部分中的元件和布线的形状与外部外围部分中的是不同的。这种形状上的不同可能导致出现短路故障和连接中断的故障，这些故障会成为产量下降的一个因素。

一般地，为了增加产量并且使得存储单元阵列内部部分中的元件和布线的形状与外部外围部分中的保持一致，伪存储单元和伪信号线(比如伪字线)被形成在存储单元阵列的外部外围部分中(例如，日本未经审查的2005-332446号、平5-144294号、2006-59481号专利申请)。另外，形成用来驱动伪信号线的伪驱动器。

例如，伪驱动器通过与被提供给外部端子的定时信号保持同步来驱动伪信号线。或者，该伪驱动器用来驱动伪信号线的定时不同于实驱动器(real driver)用以驱动实信号线的定时。

传统伪驱动器以不同于实驱动器的定时来驱动伪信号线，因此伪信号线的驱动定时也不同于实信号线的驱动定时。这将导致一个问题，即对与伪信号线相邻的实信号线的测试不能被完全执行。例如，更具体地说，在与伪信号线相邻的实信号线中，相邻信号线间耦合电容的影响不能被完全测定。此外，如上所述，因为伪信号线的驱动定时不同与实信号线的驱动定时，所以伪信号线也不能被当作实信号线来使用。

发明内容

本发明的目的是为了通过对提供给伪信号线和实信号线的信号特征进行匹配，从而完全评估与伪信号线相邻的实信号线和实存储单元。

本发明的另一目的是通过对被提供给伪信号线和实信号线的定时信号的特征进行匹配，从而使伪信号线可用作实信号线。

在本发明的一方面中，半导体存储器包括至少一条由实驱动器驱动的被连接至实存储单元的实信号线以及至少一条由伪驱动器驱动的被连接至伪存储单元且位于实信号线外侧的伪信号线。与由操作控制电路产生的公共定时信号同步地，实驱动器和伪驱动器驱动实信号线和伪信号线。例如，在测试模式下运行伪驱动器以驱动伪信号线。测试模式设置电路响应于从控制器输出的第一外部信号将操作模式从正常操作模式转变为测试模式。控制器包括输出第一外部信号的测试控制电路。通过利用公共定时信号来驱动实信号线和伪信号线，与伪信号线相邻的实信号线和实存储单元可以被完全评估。从而，例如，在与内侧的实信号线同样的条件下，也可以在存储单元阵列外侧的实信号线上执行应力评估。通过利用公共定时信号驱动伪信号线并且对其进行评估。因此，伪信号线就可被用作实信号线。即，伪信号线就可被用作冗余信号线以解除故障。

附图说明

根据下面的详细说明，结合附图来理解，该发明的性质、原理和实用性将更加清楚，在附图中，相同的部件用完全相同的附图标记指示，其中：

图1是示出本发明第一实施例的方框图；

图2是示出图1中实字解码器详细情况的方框图；

图3是示出图1中伪字解码器详细情况的方框图；

图4是示出图1中存储核心实质部分的方框图；

图5是示出图1中存储核心详细情况的电路图；

图6是示出图1中存储器被安装其中的系统的方框图；

图7是示出图1中存储器被安装其中的另一系统实例的方框图；

图8是时序图，其示出了第一实施例中存储器在测试模式下的操作；

图9是时序图，其示出了第一实施例中存储器在测试模式下的另一操作；

图10是时序图，其示出了第一实施例中存储器在测试模式下的另一操作；

图11是示出第一实施例测试方法的流程图；

图12是示出本发明第二实施例的方框图；

图13是示出图12中实字解码器实质部分的电路图；

图14是示出本发明第三实施例的方框图；

图15是示出本发明第四实施例的方框图；

图16是示出本发明第五实施例的方框图；

图17是示出本发明第六实施例的方框图；

图18是示出图17中存储核心实质部分的简略方框图；

图19是电路图，其示出被图18中深点线框包围的区域的详细情况；

图20是时序图，其示出了第六实施例中测试模式下存储器的操作；

图21是示出第六实施例测试模式的流程图；

图22是示出本发明第七实施例的方框图；

图23是示出图22中列解码器实质部分的电路图；