[发明专利]闪速存储器件

说明书

本申请要求2006年9月6日提出的韩国专利申请No.10-2006-0085489的优先权，在此将其结合进来作为参考。

技术领域

本发明涉及制造闪速存储器件的方法，尤其涉及一种能够通过增加浮置栅极的表面积增加控制栅极和浮置栅极之间的耦合系数的闪速存储器件的制造方法。

背景技术

一般，栅极耦合系数是确定0.13μm或更小等级的闪速存储器件中存储单元效率的一个重要因素。栅极耦合系数对浮置栅的电势有重要影响。在具有较高栅极耦合系数的闪速存储器件中浮置栅的电势与存储单元中控制栅的给定电势相近。因此，能提高闪速存储单元的性能，包括编程和擦除效率以及快速读取速度。

高的栅极耦合率能简化芯片设计，并且能将闪速存储单元的工作电压降低至较低的电源电压。也就是，确定栅极耦合系数的重要因素是各多晶硅之间的电容与隧道氧化物电容的比，即，浮置栅极多晶硅和控制栅极多晶硅之间的电容。随着各多晶硅之间的电容增加和隧道氧化物电容降低，栅极耦合系数会增加。

图1示出了根据相关技术的闪速存储器件的叠层栅极结构。通过增加多晶硅13和15之间的电容器的表面面积，或者降低ONO层14的厚度，在多晶硅13和15之间的电容器效应会增加。然而，随着ONO层14厚度的降低，浮置栅极存储电荷载流子的效率被降低了。在这一方面来讲，难以很大程度地降低ONO层14的厚度。

在非易失性存储器、如闪速存储器件的制造技术中，ONO层14的厚度可降低至适合于浮置栅极内电荷存储能力的预定厚度之上的最小值或其近似值。而且，随着多晶硅13和15之间电容器表面面积与隧道氧化物电容器12的表面面积的比率的增加，栅极耦合系数会越来越高。这种情况下，ONO电容器的表面面积基于多晶硅的高度和包括浮置栅极13和衬底10的STI区域11之间的重叠区域的多晶硅总宽度来确定。而且，隧道氧化物电容器12的表面面积可基于有源单元的宽度来确定。因此，栅极耦合可通过增加浮置栅极13和绝缘层之间的重叠区域来提高。

为了确定各浮置栅极之间的间隔，必须增加绝缘层的尺寸。然而，增加绝缘层的尺寸会导致单元尺寸的增加。因此，由于一般倾向于降低单元尺寸，这会导致闪速存储器晶体管有源单元宽度的降低、绝缘层之间间隔的降低和STI和浮置栅极之间重叠区域的降低，因此，已经提出一种提高非易失性存储晶体管栅极耦合系数的单元结构和形成单元结构的方法，以降低晶体管尺寸而不降低存储芯片的效率。

发明内容

本发明涉及一种闪速存储器件的制造方法，并涉及一种通过增加浮置栅极表面面积来增加控制栅极和浮置栅极之间耦合系数的闪速存储器件的制造方法。

本发明涉及一种通过增加浮置栅极的表面面积增加控制栅极和浮置栅极之间的耦合系数的闪速存储器件及其制造方法。

根据本发明，制造闪速存储器件的方法包括在包括顺序叠置于其上的氧化物膜、浮置栅极多晶硅膜和BARC(底部抗反射涂层)的半导体衬底上形成用于形成浮置栅极的光刻胶图案，使用光刻胶图案作为掩模进行第一次蚀刻工艺，以蚀刻浮置栅极多晶硅膜至预定深度，沉积并形成聚合物以覆盖光刻胶图案，在光刻胶图案两个侧壁上形成聚合物间隙壁，使用间隙壁作为掩模形成第二蚀刻工艺，以暴露出氧化物膜，以及通过灰化和剥离去除BARC、光刻胶图案和间隙壁。

本发明涉及一种方法包括：在氧化物膜和半导体衬底上方形成浮置栅极多晶硅膜；在第一蚀刻工艺中使用光刻胶图案作为第一掩模蚀刻浮置栅极多晶硅膜至预定深度，留下浮置栅极多晶硅膜的一部分未蚀刻；在浮置栅极多晶硅膜上方在光刻胶图案的侧壁上形成间隙壁；在第二蚀刻工艺中使用间隙壁作为第二掩模蚀刻浮置栅极多晶硅膜以暴露出氧化物膜；和去除间隙壁和光刻胶图案以形成浮置栅极。

根据实施方式，闪速存储器件包括形成于半导体衬底上的氧化物层和在氧化物层上台阶覆盖图案的浮置栅极多晶硅图案。

附图说明

图1是根据相关技术闪速存储器件的截面图；

图2A至2E是示出根据实施方式的闪速存储器件以及制造闪速存储器件的方法的截面图；以及

图3是根据实施方式闪速存储器件的扫描电子显微镜(SEM)截面图。

具体实施方式

图2A和2B是示出根据实施方式的闪速存储器件和制造闪速存储器件方法的截面图。根据实施方式，在0.13μm或更小等级闪速存储器件的制造方法中增加了浮置栅极的表面面积，这增加了控制栅极和浮置栅极之间的耦合系数。