[发明专利]半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请基于并要求在先日本专利申请2006-227110(2006年8月23日提交)的优先权，其全部内容通过引用结合于此。

技术领域

本发明涉及半导体器件及其制造方法，特别是涉及具有衬底接触的半导体器件及其制造方法。

背景技术

近年来，受到半导体器件的高速化、低功耗的要求，人们在积极地进行着使用在支持衬底上具有隔着被称之为BOX(埋入氧化物层)层的绝缘层形成的薄的半导体层的SOI(绝缘体上的硅)晶片的半导体器件的开发。

在SOI晶片中，由于存在绝缘层，故要形成晶体管的薄的半导体层总是处于悬浮状态。因此，是一种可以得到晶体管的寄生电容低、可进行完全的元件隔离等的优点，而且适合于半导体器件的高速化·低功耗化的衬底构造。

但是，由于半导体层总是悬浮着的，故晶体管就存在着易于受衬底悬浮效应的影响，有弯折现象或漏极耐压降低这样的问题。于是，为了固定支持衬底本身的电位，抑制薄的半导体层的电位变动，从薄的半导体层侧形成向支持衬底的接触(例如，参看特开2002-190521号公报)。

示于特开2002-190521号公报的半导体器件的制造方法，具备如下工序：形成贯通SOI层和绝缘层而达到衬底的第1开口部分的工序；在第1开口部分内形成采用进行埋入离子注入的办法使多晶硅低电阻化了的插入层的工序；在SOI层上和插入层上形成层间绝缘膜的工序；在层间绝缘膜上形成达到插入层的第2开口部分的工序。

借助于这些工序，就可以对衬底接触孔的底部的硅衬底进行充分的杂质离子的注入，而且同时形成深度不同的衬底接触孔和在SOI层上形成的晶体管的接触孔。

但是，公开于特开2002-190521号公报的半导体器件的制造方法，存在着要增加用来形成插入层的工序数的问题。为此，就存在着降低生产性，增大半导体器件的制造成本之虞。

就是说，与块状的半导体衬底比较，SOI衬底的制造成本也常常显著地高，在要在SOI衬底上形成半导体器件的情况下，就必须尽可能地简化制造工艺以降低半导体器件的制造成本。

发明内容

本发明的一个形态的半导体器件，具备：在支持衬底的主面上隔着绝缘膜形成的半导体膜内，具有隔着栅极绝缘膜形成的栅极电极膜和形成为在栅极长度方向上夹持上述栅极电极膜的源区及漏区的绝缘栅场效应晶体管；在贯通上述半导体膜和上述绝缘膜而达到上述支持衬底的第1开口部分内，具有隔着硅氧化膜形成的多晶硅膜的支持衬底接触部分；在上述半导体膜和上述支持衬底接触部分上形成的层间绝缘膜；通过填充到贯通上述层间绝缘膜而达到上述支持衬底接触部分的第2开口部分内的导电材料连接到上述多晶硅膜的布线。

本发明的另一形态的半导体器件的制造方法，对于隔着绝缘膜形成了半导体膜的支持衬底，形成贯通上述半导体膜和上述绝缘膜而达到上述支持衬底的第1开口部分，在该第1开口部分内，隔着硅氧化膜形成多晶硅膜，在上述半导体膜内，隔着栅极绝缘膜形成栅极电极膜，在上述半导体膜内把源区及漏区形成为在长度方向上夹持上述栅极电极膜，在上述支持衬底形成层间绝缘膜，在上述层间绝缘膜形成达到上述多晶硅膜的第2开口部分，向上述第2开口部分内填充导电材料，在上述层间绝缘膜上形成通过上述导电材料连接到上述多晶硅膜的布线。

附图说明

图1是示出了本发明的实施例1的半导体器件的平面图。

图2是示出了本发明的实施例1的半导体器件的剖面图。

图3示出了本发明的实施例1的支持衬底接触部分的电流-电压特性。

图4是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。

图5是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。

图6是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。

图7是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。

图8是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。

图9是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。

图10是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。

图11是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。

图12是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。

图13是依次示出了本发明的实施例1的半导体器件的制造工序的剖面图。