[发明专利]半导体存储器件

说明书

技术领域

本发明涉及对适合于微细化的字线或位线的电位进行固定的半导体存储器件。

背景技术

作为抑制半导体存储器件的存储单元的形状分散性的手段，采用通过在存储器阵列的外周配置与存储单元相同的布局图形作为伪存储单元(pseudo memory cell)，从而利用存储单元与其它电路的布局图形的不同，以消除在存储器阵列外周部的存储单元中所产生的制造时的曝光、刻蚀等影响的方法。以下，一边参考附图，一边说明现有的半导体存储器件中的伪存储单元的配置和电位的固定方法。

图8是表示半导体存储器件的结构的方框图。图8所示的半导体存储器件由存储单元阵列1、输入电路2、行选择电路3、列选择电路10和写入/读出电路11构成。

存储单元阵列1的存储单元MC(i、j)(i＝1～m、j＝1～n)被配置成矩阵状，进而在它们的外周配置伪存储单元DC(i、j)(i＝-1～0、j＝-1～n+2、i＝m+1～m+2、j＝-1～n+2、i＝1～m、j＝-1～0、i＝1～m、j＝n+1～n+2)，分别连接于字线WL(i)(i＝-1～m+2)和位线BL(j)(-1～n+2)上。

输入电路2根据由多个地址构成的地址输入总线ADD和多个读出或写入的条件输入总线MODE的信号，向行选择电路3、列选择电路10和写入·读出电路11输出行地址总线ADDR、列地址总线ADDC和控制信号总线CONT。

行选择电路3以从输入电路2输出的行地址总线ADDR为输入，连接于字线WL(i)(i＝-1～m+2)上。根据行地址总线ADDR，使字线WL(i)(i＝1～m)之中的一条转移到选择状态，使其他条转移到非选择状态。另外，只连接伪存储单元的字线WL(i)(i＝-1、0、m+1、m+2)始终被固定在非选择状态。

列选择电路10以从输入电路2输出的列地址总线ADDC为输入，连接于位线BLj(j＝1～n)和写入·读出电路11上。该列选择电路10根据列地址总线ADDC的输入，使位线BLj(j＝1～n)之中成为写入或读出对象的位线BLj(j＝1～n)与写入·读出电路11之间为导通状态。只连接伪存储单元的位线BL(j)(j＝-1、0、n+1、n+2)始终被固定在非选择状态。

写入·读出电路11以控制信号总线CONT为输入，连接于列选择电路10上，在写入时将从数据输入输出DATAIO输入的数据经列选择电路10向由行选择电路3和列选择电路10选择的所希望的存储单元进行写入。另外，在读出时从由行选择电路3和列选择电路10选择的所希望的存储单元中经列选择电路10向数据输入输出DATAIO输出数据。

图9表示图8的半导体存储器件的行选择电路3的电路图。行地址总线ADDR由行地址信号组ADDRa、行地址信号组ADDRb和行地址信号组ADDRc构成，在各个行地址信号组之中仅使1个行地址选择信号为选择状态(H电平)，使其它信号为非选择状态(L电平)，其中，行地址信号组ADDRa由a条行地址选择信号构成，行地址信号组ADDRb由b条行地址选择信号构成，行地址信号组ADDRc由c条行地址选择信号构成。将3输入NAND门NANDR(i)(i＝1～m)的输入分别连接到构成行地址信号组ADDRa、ADDRb、ADDRc的各条信号线，以进行所希望的译码，将其输出分别连接到倒相器(inverter)INVR(i)(i＝1～m)的输入，倒相器INVR(i)(i＝1～m)的输出分别被连接到字线WL(i)(i＝1～m)。另外，2输入的NAND门NANDR(i)(i＝-1、0、m+1、m+2)的输出分别连接到NAND门NANDR(i)(i＝-1、0、m+1、m+2)的一个输入、倒相器INVR(i)(i＝-1、0、m+1、m+2)的输入和倒相器INVRR(i)(i＝-1、0、m+1、m+2)的输入上，倒相器INVRR(i)(i＝-1、0、m+1、m+2)的输出连接于NAND门NANDR(i)(i＝-1、0、m+1、m+2)的另一输入上，倒相器INVR(i)(i＝-1、0、m+1、m+2)的输出分别连接于字线WL(i)(i＝-1、0、m+1、m+2)上。再有，在本例中，字线WL(i)(i＝-1～m+2)在“H”电平定为选择状态，在“L”电平定为非选择状态。