[发明专利]等待时间计数器

说明书

技术领域

[0001]

本发明涉及等待时间计数器。更具体地说，本发明涉及计数同步存储器中内部指令的等待时间的等待时间计数器。本发明还涉及包括设有等待时间计数器的半导体存储器件的数据处理系统。

背景技术

[0002]

以同步DRAM(同步动态随机存取存储器)为代表的同步存储器广泛用作个人计算机等的主存储器。同步存储器与存储控制器提供的时钟脉冲信号同步地输入和输出数据。因此，可通过使用更高的时钟脉冲来提高数据传送率。

[0003]

然而在同步DRAM中，因为DRAM核心不断地执行模拟操作，所以极弱的电荷需要用读出操作放大。因此，从读指令被发出到第一数据被输出的时间不可能被缩短。在读指令被发出而经过预定的延迟之后，第一数据与外部时钟同步地输出。

[0004]

该延迟一般称为“CAS等待时间”，并被设置成时钟周期的整数倍。例如，当CAS等待时间是5(CL＝5)时，在获得与外部时钟同步的读指令之后，第一数据在5个周期后与外部时钟同步地输出。换言之，第一数据在5个时钟脉冲后被输出。计算这些等待时间的计数器称为“等待时间计数器”。

[0005]

如Ho Young Song等15人在ISSCC 2003/17次会议/SRAM和DRAM/论文17.8(美国)，IEEE 2003，314页的“带“片上终止”的1.2Gb/s/pin双倍数据率的SDRAM”(“A 1.2G/s/pin Double Data RateSDRAM with On-Die-Termination”IS SCC 2003/SESSION 17/SRAMAND DRAM/PAPER 17.8，(United States)，IEEE，2003，p314)中描述的电路即等待时间计数器。该论文中描述的等待时间计数器包括：多个锁存读指令的闩锁电路；从任一闩锁电路中读取读指令的开关；通过顺序地循环闩锁电路来选择锁存读指令的闩锁电路的第一环形计数器；以及通过顺序地循环闩锁电路来选择读取读指令的闩锁电路的第二环形计数器。通过这样的设置，被锁存的读指令可在与第一环形计数器的计数值和第二环形计数器的计数值之间的差值对应的定时输出。

[0006]

然而因为不同的环形计数器用于输入和输出，所以当时钟脉冲频率变高时两个环形计数器的动作不易同步。有时不可能在复位时间同时复位两个环形计数器。因此等待时间的计数值偏离，因而导致故障。

发明内容

[0007]

为了解决以上问题，发明人提出了输入和输出共享一个环形计数器的方法。根据这种方法，环形计数器的值被用于输出值，而通过以预定值偏移环形计数器值而获得的值被用于输入值，因此可共享该环形计数器。

[0008]

然而，发明人反复调查的结果表明，环形计数器本身显然存在产生故障的可能性。换言之，环形计数器具有这样的配置：在循环连接的多个闩锁电路之中，有效电平(如高电平)被锁到任一闩锁电路上，且有效电平被锁到的闩锁电路循环地移动。然而在进入自更新模式或省电模式时，会有不良因素在某个时刻输出到内部时钟脉冲，从而使环形计数器处于不稳定的状态。

[0009]

当环形计数器处于不稳定状态时差错就会发生，有效电平被锁到多个闩锁电路上或非有效电平被锁到所有闩锁电路上。直到整个存储器被重启之前，该差错不能去除。因此，等待时间计数器不再能执行正常操作。

[0010]

本发明为解决上述问题而形成。因此，本发明的一个目标是提供经改进的等待时间计数器。

[0011]

本发明的另一个目标是提供不需要重启就可自动恢复的等待时间计算器，甚至当计数器暂时处于不稳定状态时也如此。

[0012]

本发明的以上和其它目标可通过与内部时钟脉冲同步地计数内部指令的等待时间的等待时间计数器来实现，该等待时间计数器包括：

具有多个并联的闩锁电路的点移位型FIFO电路，每个闩锁电路包括一个输入门和一个输出门，上述的内部指令共同地供给各输入门；以及

选择任一输入门并选择任一输出门的选择器，

该选择器包括改变选择输入门和输出门的选择操作的计数器，

计数器与内部时钟脉冲同步地输出二进制格式计数值。

[0013]