[发明专利]存取N端口存储器M个存储器地址的方法及N端口存储器

权利要求书

1.一种N端口存储器电路，可允许M个存储器地址被同时存取，N以及M皆为自然数，且M大于N，该M个存储器地址以第一频率输入，该N端口存储器电路包含：

向上取样逻辑单元，以该第一频率接收输入信号并且以第二频率产生输出信号，以便将并联的该M个存储器地址转换为串联的N组存储器地址；

N端口存储器，以该第二频率运作，用以依序接收该N组存储器地址，并且输出N组输出数据；以及

向下取样逻辑单元，用以依序从该N端口存储器接收该N组输出数据，并且以该第一频率平行输出M个输出数据。

2.根据权利要求1所述的N端口存储器电路，其特征在于，该向上取样逻辑单元包含：

M个第一寄存器，每一该第一寄存器以该第一频率运作，用以闩锁该M个存储器位置的其中之一；

N个第一多路复用器，每一该第一多路复用器耦接于对应的该第一寄存器与该N端口存储器之间，并且以该第二频率运作，每一该第一多路复用器通过选择性地输出闩锁于该第一寄存器的存储器地址，将闩锁在该对应的第一寄存器的存储器地址重新取样为一组存储器地址，以此该N个第一多路复用器会以该第二频率输出该N组存储器地址。

3.根据权利要求1所述的N端口存储器电路，其特征在于，该向下取样逻辑单元包含：

M个第二多路复用器，每一该第二多路复用器耦接于该N端口存储器，并且以该第二频率运作以便选择性地输出该N组输出数据的其中之一；以及

M个第二寄存器，每一该第二寄存器耦接于该M个第二多路复用器的其中之一，并且以该第二频率运作以便暂存从该对应的第二多路复用器传送过来的输出数据。

4.根据权利要求3所述的N端口存储器电路，其特征在于，该向下取样逻辑单元进一步包含M个第三寄存器，每一该第三寄存器耦接于该M个第二寄存器的其中之一，并且以该第一频率运作以便对从该对应的第二寄存器接收的输出数据重新取样。

5.根据权利要求1所述的N端口存储器电路，其特征在于，该向上取样逻辑单元将M个输入数据转换为N组输入数据，并且将M个写入使能信号转换为N组写入使能信号，每一该N组输入数据或每一该N组写入使能信号分别串联排列，使得该N端口存储器的每一端口可被该N组写入使能信号的其中之一使能，进而根据该N组存储器地址的其中之一依序存储该N组输入数据的其中之一。

6.根据权利要求5所述的N端口存储器电路，其特征在于，该向上取样逻辑单元包含：

M个寄存器，每一该寄存器以该第一频率运作以便闩锁该M个输入数据的其中之一；以及

N个多路复用器，每一该多路复用器耦接于对应的该寄存器以及该N端口存储器之间，并且以该第二频率运作以便通过选择性地输出闩锁在该寄存器的输入数据，将闩锁在该寄存器的输入数据重新取样为一组输入数据，以此该N个多路复用器会以该第二频率产生该N组输入数据。

7.根据权利要求5所述的N端口存储器电路，其特征在于，该向上取样逻辑单元包含：

M个寄存器，每一该寄存器以该第一频率运作以便闩锁该M个写入使能信号的其中之一；以及

N个多路复用器，每一该多路复用器耦接于对应的该寄存器以及该N端口存储器之间，并且以该第二频率运作以便通过选择性地输出该写入使能信号，将闩锁在该寄存器的写入使能信号重新取样为一组写入使能信号，以此，该N个多路复用器会以该第二频率产生该N组写入使能信号。

8.根据权利要求5所述的N端口存储器电路，其特征在于，进一步包含先写后读侦测器，该先写后读侦测器耦接于该向上取样逻辑单元以及该向下取样逻辑单元，用以产生旁路控制信号，使得该向下取样逻辑单元可响应该旁路控制信号，直接选取该向上取样逻辑单元先前处理过的该输入数据。

9.根据权利要求1所述的N端口存储器电路，其特征在于，该第一频率的相位与该第二频率的相位相同。

10.根据权利要求1所述的N端口存储器电路，其特征在于，该N端口存储器为静态随机存取存储器。

11.根据权利要求1所述的N端口存储器电路，其特征在于，该N端口存储器电路应用在H.264/AVC编码架构上，以执行整像素移动估计以及亚像素移动估计计算。