[发明专利]增加控制栅极与浮动栅极间重叠面积的存储装置及其制法

说明书

技术领域

本发明的各个实施例描述制造非易失性存储器装置的方法，特别的涉及使用虚拟接地阵列(virtual ground arrays)的浮动栅极存储器的制造方法。

背景技术

图1为公知的浮动栅极存储器单元100的示图。存储器单元100包含衬底102，该衬底102具有扩散区域104与106。扩散区域对应场效应晶体管(FET)型装置的源极与漏极(source and drain)。依据一种实施例，衬底102可为P型衬底，而扩散区域104与106可为N型扩散区域。其他实施例中，存储器单元100可包含一个具有P型扩散区域104与106的N型衬底，大多认为P型衬底通常具有更好的性能。

存储器单元100还包含一个栅极介质层，有时成为衬底102上、扩散区域104与106间的隧穿电介质电介质108。浮动栅极110此时即形成于栅极电介质108上，而浮动栅极110通常以多晶硅(polysilicon)制成。此时，多晶硅间介质层112可区隔浮动栅极110与控制栅极114，而控制栅极114通常也以多晶硅制成。多晶硅间介质层112可由二氧化硅(SiO₂)等材料制成。在其他实施例中，多晶硅间电介质110还可包含多层结构，例如氧-氮-氧结构。

操作时，在控制栅极114施加高电压以编程存储器单元100。该电压经由控制栅极电容(C_GC)与浮动栅极110耦合，而耦合电压在扩散区域104与106间、衬底102的上层造成反型沟道(inversionchannel)。此时在两扩散区域104与106间施加电压，即可产生强大的侧向电场，令载流子流经此沟道，例如，由一扩散区域流向另一扩散区域。

与浮动栅极110耦合的电压将建立电场，该电场足以使部分载流子隧穿经过栅极电介质108而进入浮动栅极110。亦即，与浮动栅极110耦合的电压须得以产生令载流子具备足够能量的电场，以助其跨越栅极电介质108的势垒高度(barrier height)。因此，如上所述，必须使控制栅极114与浮动栅极110充分耦合，以确保产生适当电场强度，方能引导载流子穿越栅极电介质108至浮动栅极110。

采用虚拟接地阵列设计，以减低浮动栅极存储器和非易失性存储器产品的存储器单元大小，已属众所周知的方法；例如闪速存储器产品。然而，较小的存储器单元通常需要较小的掩埋(buried)扩散大小，这种种需求却不一定能与公知工艺技术相容。

例如，控制栅极与浮动栅极的栅极耦合比例(GCR)降低，即是在公知工艺中降低掩埋扩散大小所可能造成的问题之一。充分耦合以确保存储器单元中适当电场强度，材能引导载流子穿越隧穿氧化物层，进入浮动栅极。

如所公知的那样，栅极耦合比例(GCR)是一个与C_GC、源极电容(Source Capacitance，C_S)、体电容(Bulk Capacitance，C_B)、与漏极电容(C_D)相关的函数，如图1所述。其关系如下：

GCR＝C_CG/(C_S+C_B+C_D+C_CG)

如上，可通过提高C_CG或降低源极电容(C_S)或漏极电容(C_D)以提高GCR。由此，通过增加浮动栅极110与掩埋扩散区域104和106的间距，即可降低源极与漏极电容(C_S、C_D)，存储器装置的栅极耦合比例(GCR)即可提升。因此，即使降低掩埋扩散尺寸，在虚拟接地阵列中维持适当GCR仍相当重要。

发明内容

本发明公开一种制造浮动栅极存储器装置的方法，包括在浮动栅极之下使用掩埋扩散氧化层，由此在浮动栅极与掩埋扩散氧化层之间建立增加的阶梯高度(increased step height)。这种增加的阶梯高度可提供较高的GCR，但同时仍可利用虚拟接地阵列设计，降低存储器单元的大小。

本发明在此处及他处的特征、方面与实施例，详述在下列“具体实施方式”中。

附图说明

本发明的功能、方面与实施例说明须结合所附示图，其中：

图1显示公知的浮动栅极存储器单元的示意图；

图2显示一个采用公知工艺的浮动栅极存储器装置示意图；

图3显示采用公知工艺，但未包含第四多晶硅阶梯(fourth polystep)的浮动栅极存储器装置示意图；