[发明专利]同步半导体存储器件

说明书

相关专利申请的交叉引用

本申请要求于2006年9月6日提交的韩国专利申请No.10-2006-0085882的优先权，通过引用将其主题合并于此。

技术领域

本公开一般涉及半导体存储器件，并更具体地，本发明涉及同步半导体存储器件。

背景技术

半导体存储器件形成了在计算机系统中使用的大多数存储器。这些存储器件通常包括作为基本构件块(building block)的存储单元。具体地，将数据输入到这些存储单元，并从这些存储单元输出数据。计算机系统的操作速度取决于在计算机系统中的存储器件的速度，这又取决于向这些存储单元输入数据以及从其输出数据的速度。

各种类型的存储器件存在于当前计算机产业中。例如，这些类型的器件包括动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。SDRAM通常被认为具有比DRAM更高的操作速度。这通常是因为，SDRAM与异步的DRAM不同而具有同步的接口，这意味着它要在对其控制输入作出响应之前等候时钟信号。该时钟用于驱动用管线输送(pipeline)传入指令的内部有限状态机(finite state machine)。因为这些指令是用管线输送的，所以SDRAM可以在完成前一指令之前接收新的指令。

通常，SDRAM使用列地址选通(CAS)等待时间来增加其操作频率。CAS等待时间指明从将读取命令施加到同步半导体存储器件开始直到输出数据为止的外部时钟信号的周期数。该同步半导体存储器件响应于读取命令而读取在其中存储的数据，并在与CAS等待时间对应的时钟周期数之后输出数据。例如，当CAS等待时间是2时，数据与在施加读取命令的外部时钟周期之后2个周期的外部时钟信号同步。然后，在与外部时钟信号同步之后，输出所述读取数据。

在同步半导体存储器件中数据与外部时钟信号的同步通常涉及等待时间控制电路的使用。具体地，等待时间控制电路生成输出控制信号，即等待时间信号，从而进行控制以在预定的周期数之后从同步半导体存储器件输出数据。换言之，等待时间控制电路执行输出控制电路的功能。特别地，在施加了读取命令之后，输出控制电路根据CAS等待时间而在预定周期数的输出控制时钟信号之前提供输出控制信号。

尽管同步半导体存储器件的上述操作增加了操作速度，但是其包括各种限制。例如，随着同步半导体存储器件的操作频率增加，内部信号的采样裕度(margin)(或定时裕度)降低，其中该内部信号诸如为对读取命令进行解码的读取信息信号。此外，所述采样裕度可由于同步半导体存储器件中的处理、电压、和/或温度变化或抖动而进一步降低。

采样裕度的这个降低可影响输出控制电路，使得该输出控制电路在读取数据时产生错误。结果，包括输出控制电路的同步半导体存储器件可能不输出有效数据。

发明内容

本公开的一方面提供了一种同步半导体存储器件。该器件包括输出控制信号发生器，其响应于通过将内部时钟信号除以n(n为等于或大于2的偶数)获得的延迟内部时钟信号、通过延迟该内部时钟信号获得的第一和第二采样信号、通过将内部时钟信号除以n获得的第一输出控制时钟信号、以及列地址选通(CAS)等待时间信号，而生成与通过延迟读取信息信号所获得的信号对应的输出控制信号。该同步半导体存储器件还包括数据输出缓冲器，其通过响应于所述输出控制信号以及所述第一输出控制时钟信号而缓冲内部数据，来输出数据。

该同步半导体存储器件还可包括第一控制时钟信号发生器，其生成该延迟内部时钟信号。所述第一控制时钟信号发生器可包括：第一除法器，将内部时钟信号除以n；以及延迟单元，通过延迟除以n的内部时钟信号，而生成与所述读取信息信号同步的延迟内部时钟信号。