[发明专利]实现高速操作的小尺寸顺序比较型模拟到数字转换器

说明书

相关申请的交叉引用

本申请基于2006年11月8日提交的在先日本专利申请2006-303111并要求其权利和优先权，在此引入其全部内容作为参考。

技术领域

本发明涉及模拟到数字转换器，并且尤其涉及顺序比较型模拟到数字转换器。

背景技术

在现有技术中，多个模拟到数字转换器(AD转换器：ADC)被装配在例如微型计算机上，并且系统LSI在减小尺寸但保持高准确性的立场上是顺序比较型的。

到目前为止，已经在各种文件中公开了配备有比较器的顺序比较寄存器和控制逻辑电路、DA转换器和顺序比较型AD转换器，诸如Sagara Iwao的“Introduction to A/D·D/A Converters(2^nd Edition)”，Nikkan KogyoShimbunsha，2003年3月31日，116-117页；Yoshinaga Jun(由Shoda Eisuke指导)的“Alte-21 Analog Circuit”，ohm公司，1998年6月25日，111-114页；D.Johns等人的“Analog Integrated Circuit Design”，John Wiley&Sons有限公司，1997年，492-493页等。

下面将参考附图详细描述现有技术及其相关的问题。

发明内容

本发明的目的是提供一种能够高速操作的顺序比较型AD转换器。本发明的另一目的是通过增加对处理波动和元件的相对分散的容限来提供一种较小尺寸的AD转换器。

依照本发明，提供了一种模拟到数字转换器，包括：产生模拟信号的数字到模拟转换器；将输入模拟信号与彼此不同的第一、第二和第三模拟信号相比较的第一、第二和第三比较器；以及顺序比较寄存器和控制逻辑电路，其控制从所述第一到第三比较器馈送到所述数字到模拟转换器的数字信号并且作为通过将输入模拟信号进行模拟到数字转换而获得的数值来输出数字信号。

数字到模拟转换器可以形成所述第一到第三模拟信号。所述第一模拟信号可以比所述第二模拟信号大一预定电平，并且所述第三模拟信号可以比所述第二模拟信号小该预定电平。该预定电平可以是提供给所述数字到模拟转换器的数字信号的位权重的一半的电压电平。

所述数字到模拟转换器可以形成所述第二模拟信号和差分模拟信号，该差分模拟信号的电压电平是在形成该第二模拟信号时提供给所述数字到模拟转换器的数字信号的位权重的一半。所述第一比较器可以将通过把所述差分模拟信号添加到所述第二模拟信号而获得的信号与输入模拟信号相比较；所述第二比较器可以将所述第二模拟信号与所述输入模拟信号相比较；以及所述第三比较器可以将通过从所述第二模拟信号中减去所述差分模拟信号而获得的信号与所述输入模拟信号相比较。

所述顺序比较寄存器和控制逻辑电路还可以包括比较器输出信号处理电路，其处理所述第一到第三比较器的输出信号并把它们转换成2位信号。

所述顺序比较寄存器和控制逻辑电路还可以包括对时钟信号计数并输出计数信号的环形计数器；以及顺序比较型AD转换逻辑电路，其接收来自所述第一到第三比较器的输出信号及来自所述环形计数器的输出信号，并形成要馈送给所述数字到模拟转换器的数字信号。

所述顺序比较型AD转换逻辑电路可以包括：顺序地比较前两位的AD转换逻辑电路，其指定了前两位的数字信号；顺序地比较中间位的AD转换逻辑电路，其指定了第三位和位于最低有效位之前的后续位的中间位的数字信号；以及顺序地比较最低有效位的AD转换逻辑电路，其指定了最低有效位的数字信号。

所述顺序比较型寄存器和控制逻辑电路还可以包括校正电路，其通过使用由所述AD转换逻辑电路顺序比较前两位所形成的前两位的数字信号、通过使用由所述AD转换逻辑电路顺序比较中间位而形成的中间位的数字信号、以及通过使用用于校正的数字信号，来校正所述数字信号。

附图说明

通过阅读下面参考附图描述的优选实施例，将更好地理解本发明，其中：

图1是显示传统的模拟到数字转换器的框图；

图2是示意地显示图1所示的模拟到数字转换器的电路构造的框图；

图3说明了图1所示的模拟到数字转换器的操作(第一部分)；

图4说明了图1所示的模拟到数字转换器的操作(第二部分)；

图5是显示依照本发明的模拟到数字转换器的原理和构造的框图；

图6说明了图5所示的模拟到数字转换器的操作(第一部分)；