[发明专利]TEG图案及利用TEG图案的半导体器件的测试方法

说明书

技术领域

本发明涉及TEG图案(测试元件组图案)及利用TEG图案的半导体器件的测试方法。

背景技术

为了确认半导体制造工艺中每个工艺的处理结果是否为可接受或优选的，应该测量器件或结构的厚度、电阻、密集度、污染度、临界尺寸以及电子特性。在这样的测量过程中，半导体器件的晶片可能被损坏。由此，人们可能无法监测处理中(即在晶片仍在半导体制造厂中的情况下，制造过程期间或在处理步骤之间)的实际晶片的特性。

在这种情况中，在晶片的预定部分或在单独的空白晶片上形成称为TEG(测试元件组)的图案，以及在与实际器件晶片上执行处理的条件相同的条件下执行处理，之后通过测量TEG图案来评估相应的处理或器件特点。这种晶片称为检测晶片或测试晶片。

在开发半导体器件中存在几种重要的TEG图案。然而，其中最重要的是被称为缺陷单元阵列的在与实际存储器单元相同条件下制成的TEG图案。这样的TEG图案与实际器件晶片的存储单元具有大致相同的结构。在改变设计规则或存储单元中所使用的材料的情况下，为了确定由各个导电层连接到外部所引起的内部短路或断路缺陷，通过测量TEG图案的电阻或兼容性等来评估可靠性、稳定性以及工艺裕量(process margin)等等。

然而，当接触件位于90nm的或更小的技术节点的源/漏极区域(例如，有源区)时，相对于更大技术节点，对叠层不对准(misalignment)的严加控制更为重要。

然而，现有技术不能充分控制90nm或更小的技术节点的叠层不对准的裕量。因此导致了漏电流增加的可能性。

此外，与在源极/漏极区与阱区之间的PN结二极管区域内离子注入工艺条件对应的二极管漏电对半导体器件的性能具有很大的影响。因此，在最小设计规则为90nm或更小的工艺下应该非常慎重地加以考虑。

然而，根据现有技术，在制造90nm或更小技术节点的半导体器件中，还没有系统地开发出能够有效监控该有源区内的金属1接触件(M1C)的叠层不对准程度的电子测试模块以及能够精确监控PN结二极管区域的漏电特性的测试模块。

特别地，就漏电流数据而言，与金属1接触件(M1C)图案互连的金属的有源延伸是认真地建立起来的有利设计规则。在实践中，泄漏电流的具体数值应该由从恰当和/或有效的TEG反馈的硅(Si)衬底数据确定。

发明内容

本发明提供了TEG图案以及半导体器件的测试方法，其在制造具有90nm或更小的设计规则的半导体器件中，能够通过硅衬底数据确定金属1接触件(M1C)的有源区内的不对准所引起的漏电流电平(例如，从M1C的有源延伸设计规则的角度)。

此外，本发明的实施例提供了一种TEG图案以及半导体器件的测试方法，其能够监控与离子注入工艺条件密切相关的PN结二极管区域内的一直到精细电平的漏电流的特性。

此外，本发明的实施例提供了一种TEG图案以及用于测试半导体器件的方法，其能够提高半导体器件的成品率以及通过新设计的两端子TEG促进半导体器件的开发效率。

根据本发明实施例的TEG图案包括：器件隔离层图案，其在相邻的有源区之间具有预定间隙；位于所述器件隔离层图案中的有源区图案；以及位于所述有源区图案中的接触件图案(例如金属1接触件〔M1C〕图案)。

此外，根据本发明实施例的TEG图案可以包括：阱拾取区域，其包括多个岛型二极管TEG；金属带区域，其电连接至所述多个岛型二极管TEG；第一金属焊盘，其为所述金属带区域施加电势；以及第二金属焊盘，其检测通过所述第一金属焊盘施加电势而导致的来自所述阱拾取区域的漏电流。

此外，根据本发明实施例的利用TEG图案的半导体器件的测试方法包括如下步骤：利用TEG图案监控漏电流，其作为有源区图案和接触件图案之间的尺寸差值的函数。其中，TEG图案包括器件隔离层图案，其在相邻的有源区之间具有预定间隙；位于所述器件隔离层图案中的有源区图案；以及位于所述有源区图案中的接触件图案。

此外，半导体器件的测试方法可以包括以下步骤：从较低的金属焊盘处，对包括多个岛型二极管TEG的金属带区域施加电势；检测通过较低的金属焊盘施加电势而导致的从阱拾取区域到较高的金属焊盘的漏电。

附图说明

图1为根据本发明实施例的TEG图案的布局；

图2至图5为根据本发明实施例的TEG图案的放大布局；以及

图6为根据本发明实施例的TEG图案的剖视图。

具体实施方式