[发明专利]半导体器件

说明书

本申请基于日本专利申请NO.2006-244726，本文将其内容引为参考。

技术领域

本发明涉及半导体器件，具体地说，涉及一种包含熔丝的半导体器件。

背景技术

为了避免因半导体器件的微型化和高集成密度化的增长引起的生产效率下降，已将半导体器件设计成使电路能够改型，并且在利用熔丝电路测试过程之后，能在重复的电路之间切换。作为一种举例，由穿过为在熔丝元件上切割熔丝用的开口所照射的激光引起的熔融和蒸发使熔丝元件受到切割。在为切割熔丝所用的开口中，在熔丝元件上所覆盖的绝缘膜比其它部分的薄。另外，在熔融并蒸发所述熔丝时，熔丝元件受到切割的那部分内的绝缘膜被吹散，露出熔丝元件。如上所述，在熔丝元件受到切割的那部分内，半导体器件表面与层间绝缘膜内的熔丝元件之间的距离较近，或者熔丝元件在表面处露出。从而，比如在半导体器件的装配过程中半导体器件表面带电的情况下，容易向着熔丝内连线发生静电放电，引起熔丝元件自身的损坏，或者因为与熔丝元件连接的内部电路的栅极绝缘膜的静电放电而受到损毁。由此而使可靠性降低。

迄今存在的一个问题在于，当用离子束切割形成于半导体衬底上的熔丝时，带电粒子会照射在半导体器件上，引起半导体荷电，由此而使绝缘膜受到损害，引起半导体器件的故障。为了解决上面的问题，日本未审专利公开No.平2(1990)-244740曾公开过一种半导体器件，其中，在要由离子束切割的内连线附近的位置，至少形成两个彼此间隔的pn结，并且，这两个pn结和所述内连线互相电连接。

图7是表示上述半导体器件结构的截面图。熔丝内连线3作为要受到切割的内连线，在熔丝被切割的预定部分2的两端，通过接点6a和6b与多个n-型掺杂扩散层4连接。这里，由元件隔离绝缘膜11使各掺杂扩散层4隔开。各掺杂扩散层4与p-型半导体衬底9形成pn结。在上述结构中，当熔丝内连线3的熔丝待切割部分2，由于受到离子束从层间绝缘膜8上方的照射，而使熔丝内连线3的电位升高时，造成两个pn结的非破坏性击穿，熔丝内连线3上所荷带的电荷就对p-型半导体衬底9放电。于是，为避免绝缘膜的受损，就要防止半导体器件荷电。

日本未审专利公开No.2006-073937公开了一种半导体器件，它包括：掺杂有第一导电类型杂质的半导体衬底；在所述半导体衬底表面上形成的绝缘膜；在所述绝缘膜上形成的熔丝；第一扩散层，该层与所述熔丝电连接，并通过掺杂第二导电型杂质而形成于半导体衬底上；与衬底电位相连的第二扩散层，它通过使第一导电类型杂质掺杂的浓度比掺杂到半导体衬底的第一种杂质的浓度高，而形成于上述半导体衬底的表面上，并与第一扩散层和半导体衬底一起形成二极管；以及一个与第一扩散层电连接的晶体管。采用这种结构，设想能够保护内部电路中的晶体管免受半导体器件冗余的熔丝切割面上所产生的ESD冲击。

日本未审专利公开No.平1(1989)-081341和日本未审专利公开No.平2(1990)-033949公开了一种半导体器件，按照它的结构，与熔丝内部电路中的元件连接的内连线被分成两段，这两段通过扩散层彼此相连。采用这种结构，即使与熔丝连接的内连线受到浸水等腐蚀，与内部电路等的元件相连的内连线也能够免受侵蚀。

日本未审专利公开No.平7(1995)-078872公开了一种技术，这种技术通过在作为熔丝的金属内连线与交点之间设置由非金属导电材料制成的连接单元，显示出金属内连线的防止侵蚀的优点。

迄今，所存在的问题是，有如日本未审专利公开No.平2(1990)-244740以及日本未审专利公开No.2006-73937中所描述的那样，为了保护内部电路中的晶体管免受ESD(静电放电)冲击而设置保护元件时，会因为布置所述保护元件，而使可利用的面积减小。

发明内容

作为一种具体实施方式，本发明提供一种半导体器件，它具有：掺杂有第一导电类型杂质的半导体衬底；和多个熔丝元件部分，它们中的每一个都包括：具有被切割之熔丝部分的第一熔丝内连线，与第一熔丝内连线分离形成并与内部电路相连的第二熔丝内连线；第二导电类型的第一杂质扩散层，形成于半导体衬底表面上，与第一熔丝内连线和第二熔丝内连线电连接；以及第二导电类型的第二杂质扩散层，形成于半导体衬底表面上，而且是与第一杂质扩散层分开配置的，其中，第一熔丝内连线、第二熔丝内连线，以及多个熔丝元件部分中每一个的第一杂质扩散层按预定的熔丝间距彼此近乎平行地排列，并且每一个熔丝元件部分都具有静电保护，所述静电保护包括第一杂质扩散层、第二杂质扩散层和半导体衬底。