[发明专利]支持流水线纠错码和可配置操作的flash控制器及其控制方法

说明书

技术领域

本发明涉及flash控制器及其控制方法，准确地说是一种可配置操作的flash控制器及其控制方法，该flash控制器采用流水线的模式，可以保证数据纠错和检错同步进行，从而保证了数据传输速度的稳定和连续性。

背景技术

现有flash控制器主要都是以512Bytes数据块为基本的处理单元，同时进行ECC纠错，每一个512Bytes数据块传输都需要重新发送的命令和地址，都需要在当前的512Bytes数据块传输和ECC纠错完成之后才开始新的512Bytes数据块的传输，也就是现有的方案主要采用串行执行的方式。如图1和图2分别介绍了串行执行过程。

在flash写操作的时候，首先flash控制器接受flash操作指令后就开始对flash进行命令和地址操作，接着写数据到flash存储器中，同时纠错码的编码器也一起进行编码。当数据传输完成后，编码器的编码结果也开始输出，在进行了改写地址的操作之后，编码的结果也被写到flash中的spare区，并把结果返回到CPU，CPU检查了结果之后再次进行发送命令进行下一次操作。基本上每一个512Bytes的数据块都是以这种操作流程进行的，如图1所示。

在flash读操作的时候，首先flash控制器接受flash操作指令后就开始对flash进行命令和地址操作，接着从flash存储器中把数据读回到flash控制器中，同时纠错码的B算法也一起进行解码。当数据传输完成后，B算法的解码结果输出到C算法中进行计算，之后再进入D算法中进行计算，最后输出错误地址和错误数据，并把结果返回到CPU，CPU检查了结果之后再次进行发送命令进行下一次操作。一个非常重要的技术点是在进行C和D算法操作的时候，flash数据传输功能和B算法电路是处于空闲状态，这就大大降低了整体效率。同样，读操作也是以512Bytes数据块为基本操作单元的，如图2所示。

总之现有的技术方案中：所有的操作都是以512Bytes的数据块为基本的操作单元，读写操作都是以串行操作的方式进行的，当控制器某部分电路在工作的时候，其他部分电路都是处于空闲状态，同时由于每一个512Bytes数据块都需要进行命令、地址操作以及CPU对控制器的工作状态的配置和操作结果的回传，因此，现有方案在512Bytes数据块间需要切换地址，需要软件的控制，造成了效率低下；在数据读操作中，由于ECC运算需要超过512个时钟周期，造成了ECC制约传输性能的情况。

现在flash页大小已经达到了4K，客观上需要能够提供页内任意大小的读写，并同时能进行ECC纠错，为了提高传输效率，迫切对现有技术提出改进。

发明内容

基于此，本发明针对flash控制器传输数据的特点，设计了一种支持流水线纠错码和可配置操作的flash控制器及其控制方法，以流水线式的纠错设计，达到了数据传输和纠错的同步进行，使得flash页内任意字节的数据读写都可以做到连续。

本发明的另一个目地在于提供一种支持流水线纠错码和可配置操作的flash控制器及其控制方法，该flash控制器可将数据传输和上层控制可以在页内任意设置传输大小，减少了发送命令和地址的次数。命令和地址被打包一次发送到可配置控制模块，硬件可以自动根据命令和地址完成所有的操作，不再需要CPU干预。所有操作完成后，可配置控制模块发送中断通知CPU，近一步降低了CPU的负担。

为达到上述发明目地，本发明的实现包括：

一种支持流水线纠错码和可配置操作的flash控制器，其包括有内部接口单元、flash接口单元，内部接口单元主要是内部接口总线，其是将数据传输到可重构控制单元，Flash接口单元负责处理flash命令的发送，地址的发送以及数据的接受和发送等动作；其特征在于该控制器还包括有

可重构控制单元，是控制整个传输进程的，其分别与flash接口单元、编解码模块、内部接口单元、校验码缓存区进行通信；

校验码缓存区，校验码缓存单元主要存储的校验码和用户数据，以便进行流水线模式的纠错码的编解码；

编解码模块，在可重构控制单元的控制下，编解码模块从可重构控制单元得到数据进行纠错码编码，写操作时，将结果输入校验码缓冲区；读操作时，从校验码缓存区读parity数据；

且，编解码模块具有第一、第二及第三级流水线式纠错算法模块，对读操作进行流水线式解码及纠错操作。