[发明专利]离子注入方法及半导体器件的制造方法

说明书

技术领域

本发明涉及一种制造半导体器件的方法，且更特别地，涉及一种离子注入的方法以及一种可增加半导体器件的生产产率的制造半导体器件的方法。

背景技术

一种如动态随机存取存储器(DRAM)的半导体存储器器件在多存储单元中存储数据与从其读取数据。此半导体存储器器件包括多条位线与多条字线。此半导体存储器器件还包括一用以选择位线与字线的电路。此半导体存储器器件还包括周边电路，此周边电路如感测从存储单元读取的数据与放大此数据至预定电平的感测放大器。

该DRAM的存储单元包括存取晶体管与电容器。当连接至存取晶体管的栅极端的字元被选择时，储存于该电容器中的数据通过存取晶体管传送至该位线。此数据通过位线传送至感测放大器。该感测放大器感测并放大数据。该数据接着传送至输入/输出线。通过此输入/输出线输入的数据也通过感测放大器放大并写入该存储单元中。

图1为显示传线半导体存储器器件的范例的电路图。

半导体存储器器件100包括一对位线BL及/BL、位线均衡器110、感测放大器120、列选择栅130、闩锁信号产生器14，以及感测放大器启动电路150。该位线BL及/BL连接至存储单元MC以传送数据。该位线均衡器110接收预充电电压V_BL并使该对位线BL及/BL等于相同电压水平。该感测放大器120感测并放大通过该对位线BL及/BL而传送的数据。该列选择栅130连接至列选择线CSL，以连接该对位线BL及/BL及输入/输出线IO及/IO。该闩锁致能信号产生器140接收该预充电电压V_BL并产生P-感测放大率与N-感测放大率闩锁致能信号LA及/LA，以控制该感测放大器120。该感测放大器启动电路150系连接至该闩锁致能信号产生器140。

该存储单元MC包括连接至字线与位线之间的交点的存取晶体管，以及连接于存取晶体管与基板电压V_P之间的电容器。

该感测放大器120包括P-感测放大器与N-感测放大器。该P-感测放大器包括串联连接于该对位线BL及/BL之间的PMOS晶体管121与122。该PMOS晶体管121与122具有分别交叉连接至该对位线BL的栅极端以及接收该P-感测放大率闩锁致能信号LA的源极端。该N-感测放大器包括串联连接于该对位线BL及/BL的NMOS晶体管123与124。该NMOS晶体管123与124具有分别交叉连接至该对位元BL及/BL的栅极端以及接收该N-感测放大率闩锁致能信号/LA的源极端。

该感测放大器120包括四个MOS晶体管。连接于该位线BL与位线条/BL之间的左与右晶体管被同时驱动。换言之，该左与右晶体管的阈值电压大体上相等。然而，在这些晶体管的操作期间，该左与右晶体管可由于左与右晶体管之间的阈值电压中的变化而被同时启动。该感测放大器的感测容限取决于偏移特性，该偏移特性取决于该左与右晶体管的阈值电压间的差异。

该左与右晶体管在半导体存储器器件的凸块失效率(bump failure ratio)中互相不同。

图2为显示包括于半导体存储器器件的感测放大器中的晶体管的凸块失效率对位置的曲线图。水平轴代表晶体管并且垂直轴代表凸块失效的数量。器件符号“U0”与“U1”分别代表设置于上侧的左与右晶体管及器件符号“L0”与“L1”分别代表设置于下侧的左与右晶体管。

该右晶体管的凸块失效率为大于左晶体管的凸块失效率。此外，这些右晶体管的阈值电压大于左晶体管的阈值电压。因此，明显恶化器件的特性。

包括于感测放大器中的晶体管的阈值电压间的差异会恶化感测放大器的偏移特性，因而不利地影响器件的生产产率。

发明内容

在本发明的一方面中，一种注入离子的方法包括：形成暴露半导体基板的一区域的掩模图案，以及以约4.4度到7度的倾斜角度注入掺杂离子于半导体基板的暴露区域中。

在本发明的另一方面中，一种制造半导体器件的方法包括：形成用以在半导体基板上界定一区域的掩模图案。阱形成于所界定的区域中。掺杂离子以约4.4度到7度的倾斜角度注入该半导体基板的界定区域中。

在本发明的另一方面中，一种制造半导体器件的方法包括：形成用以在半导体基板上界定一区域的掩模图案。场阻挡杂质层形成于所界定的区域中。掺杂离子以约4.4度到7度的倾斜角度注入该半导体基板的界定区域中。