[发明专利]DLL电路及其控制方法

权利要求书

1.一种延迟锁定回路电路，其包括：

占空比检测单元，其配置成检测上升时钟的占空比和下降时钟的占空比，由此输出占空比检测信号；

校正控制单元，其配置成接收所述占空比检测信号，并响应于所述占空比检测信号而产生校正控制信号；以及

占空比校正单元，其配置成接收所述校正控制信号，响应于所述校正控制信号而校正内部时钟的占空比，由此输出参考时钟。

2.如权利要求1所述的延迟锁定回路电路，

其中，在所述上升时钟的第一边沿与所述下降时钟的第一边沿对准后，所述占空比检测单元配置成接收和比较所述上升时钟的第二边沿与所述下降时钟的第二边沿，由此确定所述上升时钟的占空比和所述下降时钟的占空比，并产生所述占空比检测信号。

3.如权利要求1所述的延迟锁定回路电路，

其中，所述校正控制单元包括计数器，其配置成接收所述占空比检测信号，并响应于所述占空比检测信号而执行加或减运算，以便产生多位计数信号，并输出所述多位计数信号做为所述校正控制信号。

4.如权利要求3所述的延迟锁定回路电路，

其中，所述占空比校正单元配置成接收所述校正控制信号的多位信号，根据所述校正控制信号的多位计数信号中的高电平信号的数目和低电平信号的数目来校正所述内部时钟的占空比，由此输出所述参考时钟。

5.如权利要求1所述的延迟锁定回路电路，

其中，所述校正控制单元配置成接收所述占空比检测信号，并响应于所述占空比检测信号而产生所述校正控制信号，如果所述校正控制信号的逻辑值到达限制值，则使能混合使能信号。

6.如权利要求5所述的延迟锁定回路电路，

其中，所述校正控制单元包括：

计数器，其配置成接收所述占空比检测信号，响应于所述占空比检测信号而执行加或减运算，并产生多位计数信号；

限制值检测器，其配置成确定所述多位计数信号是否到达门限值，由此产生所述混合使能信号；以及

解码器，其配置成接收和解码所述多位计数信号，由此输出所述多位校正控制信号。

7.如权利要求6所述的延迟锁定回路电路，

其中，所述占空比校正单元配置成接收所述多位校正控制信号，确定所述多位校正控制信号中哪一位包括高电平信号，根据所述多位校正控制信号中哪一位包括高电平信号而校正所述内部时钟的占空比，由此输出所述参考时钟。

8.如权利要求4或7所述的延迟锁定回路电路，

其中，所述占空比校正单元包括：

上拉单元，其配置成接收所述校正控制信号，并响应于所述校正控制信号而上拉一驱动单元；

下拉单元，其配置成接收所述校正控制信号，并响应于所述校正控制信号而下拉所述驱动单元；以及

所述驱动单元，其配置成响应于所述上拉单元的上拉操作和所述下拉单元的下拉操作而驱动所述内部时钟，由此输出所述参考时钟。

9.如权利要求8所述的延迟锁定回路电路，

其中，所述上拉单元包括多个不同大小的晶体管；以及

其中所述下拉单元包括多个不同大小的晶体管。

10.如权利要求5所述的延迟锁定回路电路，进一步包括：

相位混合单元，其配置成接收所述上升时钟、所述下降时钟及所述混合使能信号，且响应于所述混合使能信号而混合所述上升时钟的相位和所述下降时钟的相位，以产生输出时钟。

11.如权利要求10所述的延迟锁定回路电路，

其中，所述相位混合单元配置成接收第一相位比较信号、所述上升时钟及所述下降时钟，并响应于第一相位比较信号而对混合所述上升时钟的相位和所述下降时钟的相位的操作进行控制。

12.如权利要求11所述的延迟锁定回路电路，

其中，所述相位混合单元包括：

相位混合器，其配置成接收所述上升时钟、所述下降时钟及所述混合使能信号，并根据所述混合使能信号是否被使能而选择性地混合所述上升时钟的相位和所述下降时钟的相位；以及

驱动能力补偿器，其配置成接收所述上升时钟或所述下降时钟、所述混合使能信号及所述第一相位比较信号，并响应于所述混合使能信号及所述第一相位比较信号而驱动所述上升时钟或所述下降时钟。